Revision 13 2-31 Single-Ended I/O Characteristics 3.3 V LVTTL / 3.3 V LVCMOS Low-Voltage Transistor–Transistor " /> 
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    參數(shù)資料
    

    


    


    
型號(hào)：
M1A3P250-FG144I

    

    
廠商：
Microsemi SoC

    

    
文件頁(yè)數(shù)：
161/220頁(yè)

    

    
文件大?。?/td>
0K

    

    
描述：
IC FPGA 1KB FLASH 250K 144-FBGA

    

    
標(biāo)準(zhǔn)包裝：
160

    

    
系列：
ProASIC3

    

    
RAM 位總計(jì)：
36864
    		

    

    
輸入/輸出數(shù)：
97
    		

    

    
門(mén)數(shù)：
250000
    		

    

    
電源電壓：
1.425 V ~ 1.575 V
    		

    

    
安裝類(lèi)型：
表面貼裝
    		

    

    
工作溫度：
-40°C ~ 85°C
    		

    

    
封裝/外殼：
144-LBGA
    		

    

    
供應(yīng)商設(shè)備封裝：
144-FPBGA（13x13）
    		

    

    

    

	
    
    
    
    第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)第65頁(yè)第66頁(yè)第67頁(yè)第68頁(yè)第69頁(yè)第70頁(yè)第71頁(yè)第72頁(yè)第73頁(yè)第74頁(yè)第75頁(yè)第76頁(yè)第77頁(yè)第78頁(yè)第79頁(yè)第80頁(yè)第81頁(yè)第82頁(yè)第83頁(yè)第84頁(yè)第85頁(yè)第86頁(yè)第87頁(yè)第88頁(yè)第89頁(yè)第90頁(yè)第91頁(yè)第92頁(yè)第93頁(yè)第94頁(yè)第95頁(yè)第96頁(yè)第97頁(yè)第98頁(yè)第99頁(yè)第100頁(yè)第101頁(yè)第102頁(yè)第103頁(yè)第104頁(yè)第105頁(yè)第106頁(yè)第107頁(yè)第108頁(yè)第109頁(yè)第110頁(yè)第111頁(yè)第112頁(yè)第113頁(yè)第114頁(yè)第115頁(yè)第116頁(yè)第117頁(yè)第118頁(yè)第119頁(yè)第120頁(yè)第121頁(yè)第122頁(yè)第123頁(yè)第124頁(yè)第125頁(yè)第126頁(yè)第127頁(yè)第128頁(yè)第129頁(yè)第130頁(yè)第131頁(yè)第132頁(yè)第133頁(yè)第134頁(yè)第135頁(yè)第136頁(yè)第137頁(yè)第138頁(yè)第139頁(yè)第140頁(yè)第141頁(yè)第142頁(yè)第143頁(yè)第144頁(yè)第145頁(yè)第146頁(yè)第147頁(yè)第148頁(yè)第149頁(yè)第150頁(yè)第151頁(yè)第152頁(yè)第153頁(yè)第154頁(yè)第155頁(yè)第156頁(yè)第157頁(yè)第158頁(yè)第159頁(yè)第160頁(yè)當(dāng)前第161頁(yè)第162頁(yè)第163頁(yè)第164頁(yè)第165頁(yè)第166頁(yè)第167頁(yè)第168頁(yè)第169頁(yè)第170頁(yè)第171頁(yè)第172頁(yè)第173頁(yè)第174頁(yè)第175頁(yè)第176頁(yè)第177頁(yè)第178頁(yè)第179頁(yè)第180頁(yè)第181頁(yè)第182頁(yè)第183頁(yè)第184頁(yè)第185頁(yè)第186頁(yè)第187頁(yè)第188頁(yè)第189頁(yè)第190頁(yè)第191頁(yè)第192頁(yè)第193頁(yè)第194頁(yè)第195頁(yè)第196頁(yè)第197頁(yè)第198頁(yè)第199頁(yè)第200頁(yè)第201頁(yè)第202頁(yè)第203頁(yè)第204頁(yè)第205頁(yè)第206頁(yè)第207頁(yè)第208頁(yè)第209頁(yè)第210頁(yè)第211頁(yè)第212頁(yè)第213頁(yè)第214頁(yè)第215頁(yè)第216頁(yè)第217頁(yè)第218頁(yè)第219頁(yè)第220頁(yè)
    

    
    
	
    ProASIC3 Flash Family FPGAs
    Revision 13
    2-31
    Single-Ended I/O Characteristics
    3.3 V LVTTL / 3.3 V LVCMOS
    Low-Voltage Transistor–Transistor Logic (LVTTL) is a general-purpose standard (EIA/JESD) for 3.3 V
    applications. It uses an LVTTL input buffer and push-pull output buffer.
    Table 2-37  Minimum and Maximum DC Input and Output Levels
    Applicable to Advanced I/O Banks
    3.3 V LVTTL /
    3.3 V LVCMOS
    VIL
    VIH
    VOL
    VOH IOL IOH
    IOSL
    IOSH
    IIL1 IIH2
    Drive Strength
    Min.
    V
    Max.
    V
    Min.
    V
    Max.
    V
    Max.
    V
    Min.
    VmA mA
    Max.
    mA3
    Max.
    mA3
    A4 A4
    2 mA
    –0.3
    0.8
    2
    3.6
    0.4
    2.4
    2
    27
    25
    10 10
    4 mA
    –0.3
    0.8
    2
    3.6
    0.4
    2.4
    4
    27
    25
    10 10
    6 mA
    –0.3
    0.8
    2
    3.6
    0.4
    2.4
    6
    54
    51
    10 10
    8 mA
    –0.3
    0.8
    2
    3.6
    0.4
    2.4
    8
    54
    51
    10 10
    12 mA
    –0.3
    0.8
    2
    3.6
    0.4
    2.4
    12 12
    109
    103
    10 10
    16 mA
    –0.3
    0.8
    2
    3.6
    0.4
    2.4
    16 16
    127
    132
    10 10
    24 mA
    –0.3
    0.8
    2
    3.6
    0.4
    2.4
    24 24
    181
    268
    10 10
    Notes:
    1. IIL is the input leakage current per I/O pin over recommended operation conditions where –0.3 V < VIN < VIL.
    2. IIH is the input leakage current per I/O pin over recommended operating conditions VIH < VIN < VCCI. Input current is
    larger when operating outside recommended ranges
    3. Currents are measured at 100°C junction temperature and maximum voltage.
    4. Currents are measured at 85°C junction temperature.
    5. Software default selection highlighted in gray.
    Table 2-38  Minimum and Maximum DC Input and Output Levels
    Applicable to Standard Plus I/O Banks
    3.3 V LVTTL /
    3.3 V LVCMOS
    VIL
    VIH
    VOL
    VOH
    IOL IOH
    IOSL
    IOSH
    IIL1 IIH2
    Drive Strength
    Min.
    V
    Max.
    V
    Min.
    V
    Max.
    V
    Max.
    V
    Min.
    VmA mA
    Max.
    mA3
    Max.
    mA3
    A4 A4
    2 mA
    –0.3
    0.8
    2
    3.6
    0.4
    2.4
    2
    27
    25
    10
    4 mA
    –0.3
    0.8
    2
    3.6
    0.4
    2.4
    4
    27
    25
    10
    6 mA
    –0.3
    0.8
    2
    3.6
    0.4
    2.4
    6
    54
    51
    10
    8 mA
    –0.3
    0.8
    2
    3.6
    0.4
    2.4
    8
    54
    51
    10
    12 mA
    –0.3
    0.8
    2
    3.6
    0.4
    2.4
    12
    109
    103
    10
    16 mA
    –0.3
    0.8
    2
    3.6
    0.4
    2.4
    16
    109
    103
    10
    Notes:
    1. IIL is the input leakage current per I/O pin over recommended operation conditions where –0.3 V < VIN < VIL.
    2. IIH is the input leakage current per I/O pin over recommended operating conditions VIH < VIN < VCCI. Input current is
    larger when operating outside recommended ranges
    3. Currents are measured at 100°C junction temperature and maximum voltage.
    4. Currents are measured at 85°C junction temperature.
    5. Software default selection highlighted in gray.
    
    
    
    
    
    


    


    

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 制造商:ACTEL 制造商全稱(chēng):Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs

    

    
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M1A3P250-FGG144PP
 制造商:ACTEL 制造商全稱(chēng):Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs

    

    
    
    
    
	
    	
    
    
     
     
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                                    批號(hào)
                                    封裝
                                  
    
                                    
                                
                                
    
                                    
                                        
    
                                            
                                            
                                        
    
                                        		
                                     
                                    
                                        
    
                                        		
                                    
                                        
    
                                        		
                                    
                                        
    
                                        		
                                    
                                        
    
                                        		
                                  
    
                                  
                                   
                                    
                            
    
                             
                             
							                            
    
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    我的聯(lián)系方式
    
                     
                     
                       
    
                                
                                
                                
    
                                    
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