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參數(shù)資料
| 型號(hào)： | M14100-PQG208C |
| 元件分類(lèi)： | FPGA |
| 英文描述： | FPGA, 10000 GATES, 125 MHz, PQFP208 |
| 封裝： | PLASTIC, QFP-208 |
| 文件頁(yè)數(shù)： | 13/20頁(yè) |
| 文件大?。?/td> | 105K |
| 代理商： | M14100-PQG208C |
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1-408
MPGA Timing Characteristics (continued)
(Worst-Case Commercial Conditions)
Preliminary Information
I/O Module – TTL Output Timing1
Parameter
Description
Min.
Max.
Units
tDHL
Data to Pad, High to Low
6.8
ns
tDLH
Data to Pad, Low to High
3.9
ns
tENZH
Enable to Pad, Z to High
4.5
ns
tENZL
Enable to Pad, Z to Low
6.8
ns
tENHZ
Enable to Pad, High to Z
3.8
ns
tENLZ
Enable to Pad, Low to Z
2.0
ns
dTLH
Delta Low to High
0.05
ns/pF
dTHL
Delta High to Low
0.09
ns/pF
I/O Module – CMOS Output Timing1
tDHL
Data to Pad, High to Low
5.5
ns
tDLH
Data to Pad, Low to High
6.1
ns
tENZH
Enable to Pad, Z to High
6.7
ns
tENZL
Enable to Pad, Z to Low
5.6
ns
tENHZ
Enable to Pad, High to Z
3.8
ns
tENLZ
Enable to Pad, Low to Z
2.0
ns
dTLH
Delta Low to High
0.09
ns/pF
dTHL
Delta High to Low
0.07
ns/pF
Global Clock Networks (for Fanout = 1000)
tCKH
Input Low to High
5.0
ns
tCKL
Input High to Low
5.0
ns
tPWH
Min. Pulse Width High
2.9
ns
tPWL
Min. Pulse Width Low
2.9
ns
tCKSW
Maximum Skew
0.4
ns
tP
Minimum Period
6.0
ns
fMAX
Maximum Frequency
167
MHz
Note:
1.
Delays based on 35pF loading.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| M160UFGHT | High Voltage Rectifier - Axial Lead |
| M165AR5 | PUSHBUTTON SWITCH, SPDT, MOMENTARY, 3A, 30VDC, PANEL MOUNT |
| M165AR24D | PUSHBUTTON SWITCH, SPDT, MOMENTARY, 3A, 30VDC, PANEL MOUNT |
| M180UFG | HIGH VOLTAGE RECTIFIER |
| M1812CS-122XJSD | 1 ELEMENT, 1.2 uH, FERRITE-CORE, GENERAL PURPOSE INDUCTOR, SMD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| M14104KW SL199 | 制造商:Alpha Wire Company 功能描述:CBL 4COND 14AWG SLT 1000=1000' |
| M14104KW-SL199 | 制造商:Alpha Wire 功能描述: |
| M14104KW-SLATE-BULK | 制造商:Alpha Wire 功能描述: |
| M14104LW-SL199 | 制造商:Alpha Wire 功能描述: |
| M14104LW-SLATE-BULK | 制造商:Alpha Wire 功能描述: |
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