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參數(shù)資料
| 型號： | LXT363QE |
| 英文描述： | PCM TRANSCEIVER|SINGLE|T-1(DS1)|CMOS|QFP|44PIN|PLASTIC |
| 中文描述： | 的PCM收發(fā)器|單|的T 1（DS1的）|的CMOS | QFP封裝| 44PIN |塑料 |
| 文件頁數(shù)： | 41/52頁 |
| 文件大?。?/td> | 1187K |
| 代理商： | LXT363QE |
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Integrated T1/E1 LH/SH Transceiver for DS1/DSX-1 or PRI Applications
—
LXT361
Datasheet
41
Transmit clock tolerance
TCLKt
–
–
±100
ppm
Transmit clock duty cycle
TCLKd
10
–
90
%
TPOS/TNEG to TCLK setup time
t
SUT
50
–
–
ns
TCLK to TPOS/TNEG hold time
t
HT
50
–
–
ns
Table 30. Master and Transmit Clock Timing Characteristics for E1 Operation
(See Figure 14)
Parameter
Sym
Min
Typ
1
Max
Unit
Notes
Master clock frequency
MCLK
–
2.048
–
MHz
must be supplied
Master clock tolerance
MCLKt
–
±50
–
ppm
Master clock duty cycle
MCLKd
40
–
60
%
Transmit clock frequency
TCLK
–
2.048
–
MHz
Transmit clock tolerance
TCLKt
–
–
±100
ppm
Transmit clock duty cycle
TCLKd
10
–
90
%
TPOS/TNEG to TCLK setup time
t
SUT
50
–
–
ns
TCLK to TPOS/TNEG hold time
t
HT
50
–
–
ns
1. Typical figures are at 25
°
C and are for design aid only; not guaranteed and not subject to production testing.
Figure 14. Transmit Clock Timing
Table 29. Master and Transmit Clock Timing Characteristics for T1 Operation
(See Figure 14)
Parameter
Sym
Min
Typ
1
Max
Unit
Notes
1. Typical figures are at 25
°
C and are for design aid only; not guaranteed and not subject to production testing.
相關PDF資料 |
PDF描述 |
|---|---|
| LXT360LE | PCM TRANSCEIVER|SINGLE|CEPT PCM-30/E-1|CMOS|QFP|44PIN|PLASTIC |
| LXT360PE | PCM TRANSCEIVER|SINGLE|CEPT PCM-30/E-1|CMOS|LDCC|28PIN|PLASTIC |
| LXT384BE | Telecomm/Datacomm |
| LXT384LE | Telecomm/Datacomm |
| LXT386BE | PCM TRANSCEIVER|QUAD|CEPT PCM-30/E-1|CMOS|BGA|160PIN|PLASTIC |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| LXT36X/35X | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:LXT36x/35x - LXT36x/35x Master Clock Requirements |
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| LXT381 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Octal E1 Line Interface Unit |
| LXT381BE | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Octal E1 Line Interface Unit |
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