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參數(shù)資料
| 型號(hào)： | LP62S4096E-T |
| 廠商： | AMIC Technology Corporation |
| 英文描述： | 512K X 8 BIT LOW VOLTAGE CMOS SRAM |
| 中文描述： | 為512k × 8位低電壓CMOS的SRAM |
| 文件頁(yè)數(shù)： | 2/14頁(yè) |
| 文件大小： | 162K |
| 代理商： | LP62S4096E-T |
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LP62S4096E-T Series
(January, 2002, Version 2.0)
10
AMIC Technology, Inc.
AC Test Conditions
Input Pulse Levels
0.4V to 2.4V
Input Rise and Fall Time
5 ns
Input and Output Timing Reference Levels
1.5V
Output Load
See Figures 1 and 2
30pF
* Including scope and jig.
CL
TTL
5pF
CL
TTL
Figure 1. Output Load
Figure 2. Output Load for tCLZ,
tOHZ, tOL, tCHZ, tWHZ, and tOW
Data Retention Characteristics (TA = -25
°C to 85°C)
Symbol
Parameter
Min.
Typ.
Max.
Unit
Conditions
VDR
VCC for Data Retention
2.0
-
3.6
V
CE1
≥ VCC - 0.2V, or
CE2
≤ 0.2V
VCC = 2.0V,
ICCDR
Data Retention Current
LL-Version
-
0.08
3*
A
CE1
≥ VCC - 0.2V, or
CE2
≤ 0.2V
VIN
≤ 0V
tCDR
Chip Disable to Data Retention Time
0
-
ns
tR
Operation Recovery Time
tRC
-
ns
See Retention Waveform
tVR
VCC Rising Time from Data Retention Voltage to
Operating Voltage
5
-
ms
*
LP62S4096E-55LLT / 70LLT
ICCDR: max.
1
A at TA = 0°C to + 40°C
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| LP62S4096EV-55LLI | 制造商:AMICC 制造商全稱:AMIC Technology 功能描述:512K X 8 BIT LOW VOLTAGE CMOS SRAM |
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