參數(shù)資料
型號(hào)： LFXP6C-4FN256I
廠商： Lattice Semiconductor Corporation
文件頁(yè)數(shù)： 266/397頁(yè)
文件大?。?/td> 0K
描述： IC FPGA 5.8KLUTS 188I/O 256-BGA
標(biāo)準(zhǔn)包裝： 90
系列： XP
邏輯元件/單元數(shù)： 6000
RAM 位總計(jì)： 73728
輸入/輸出數(shù)： 188
電源電壓： 1.71 V ~ 3.465 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 256-BGA
供應(yīng)商設(shè)備封裝： 256-FPBGA（17x17）
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HDL Synthesis Coding Guidelines
Lattice Semiconductor
for Lattice Semiconductor FPGAs
15-11
The following are the HDL representations of the design in Figure 15-7.
The preferable way is to fully employ the PFU's natural “Ripple-mode”. A single PFU can support up to 8-bit ripple
functions with fast carry logic. Figure 15-8 is an example of 4-bit counter in PFU “Ripple Mode”. In Lattice Semicon-
ductor FPGA architectures, an internal generated clock can get on the clock spine for small skew clock distribution,
further enhancing the performance of the clock divider.
Figure 15-8. Use PFU “Ripple Mode”
Here are the HDL representations of the design in Figure 15-8.
-- VHDL Example of Daisy Chaining FF
...
-- 1st FF to divide Clock in half
CLK_DIV1: process(CLK, RST)
begin
if (RST='1') then
clk1 <= '0';
elsif (CLK'event and CLK='1') then
clk1 <= not clk1;
end if;
end process CLK_DIV1;
-- 2nd FF to divide clock in half
CLK_DIV2: process(clk1, RST)
begin
if (RST='1') then
clk2 <= '0';
elsif (clk1'event and clk1='1') then
clk2 <= not clk2;
end if;
end process CLK_DIV2;
//Verilog Example of Daisy Chaining FF
...
always @(posedge CLK or posedge RST)
begin
if (RST)
clk1 = 1'b0;
else
clk1 = !clk1;
end
always @(posedge clk1 or posedge RST)
begin
if (RST)
clk2 = 1'b0;
else
clk2 = !clk2;
end
...
DIVBY2
DIVBY4
DIVBY8
DIVBY16
LUT in
Ripple Mode
4-Bit
Counter
-- VHDL : “RippleMode” Clock Divider
...
COUNT4: process(CLK, RST)
begin
if (RST='1') then
cnt <= (others=>'0');
elsif (CLK'event and CLK='1') then
cnt <= cnt + 1;
end if;
end process COUNT4;
DIVBY4
<= cnt(1);
DIVBY16 <= cnt(3);
//Verilog : “RippleMode” Clock Divider
...
always @(posedge CLK or posedge RST)
begin
if (RST)
cnt = 4'b0;
else
cnt = cnt + 1'b1;
end
assign DIVBY4
= cnt[1];
assign DIVBY16 = cnt[3];
...
相關(guān)PDF資料
PDF描述
HSC49DRTH-S93 CONN EDGECARD 98POS DIP .100 SLD
HSC49DREN-S93 CONN EDGECARD 98POS .100 EYELET
IDT89HPES16NT2ZBBC IC PCI SW 16LANE 2PORT 484-CABGA
IDT72V51246L7-5BB8 IC FLOW CTRL MULTI QUEUE 256-BGA
LT3050MPMSE#PBF IC REG LDO ADJ .1A 12MSOP
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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LFXP6C-4Q208I 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 5.8K LUTs 142 IO 1.8 /2.5/3.3V -4 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP6C-4QN208C 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 5.8K LUTs 142 IO 1.8 /2.5/3.3V -4 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP6C-4QN208I 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 5.8K LUTs 142 IO 1.8 /2.5/3.3V -4 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP6C-4T144C 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 5.8K LUTs 100 IO 1.8 /2.5/3.3V -4 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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