參數資料
型號： LFXP3E-4TN144I
廠商： Lattice Semiconductor Corporation
文件頁數： 168/397頁
文件大?。?/td> 0K
描述： IC FPGA 3.1KLUTS 144TQFP
標準包裝： 60
系列： XP
邏輯元件/單元數： 3000
RAM 位總計： 55296
輸入/輸出數： 100
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 144-LQFP
供應商設備封裝： 144-TQFP（20x20）
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2-13
Architecture
Lattice Semiconductor
LatticeXP Family Data Sheet
Figure 2-14. sysMEM Memory Primitives
The EBR memory supports three forms of write behavior for single port or dual port operation:
1.
Normal – data on the output appears only during read cycle. During a write cycle, the data (at the current
address) does not appear on the output. This mode is supported for all data widths.
2.
Write Through -a copy of the input data appears at the output of the same port during a write cycle.This
mode is supported for all data widths.
3.
Read-Before-Write – when new data is being written, the old content of the address appears at the output.
This mode is supported for x9, x18 and x36 data widths.
Memory Core Reset
The memory array in the EBR utilizes latches at the A and B output ports. These latches can be reset asynchro-
nously. RSTA and RSTB are local signals, which reset the output latches associated with Port A and Port B respec-
tively. The Global Reset (GSRN) signal resets both ports. The output data latches and associated resets for both
ports are as shown in Figure 2-15.
EBR
AD[12:0]
DI[35:0]
CLK
CE
RST
WE
CS[2:0]
DO[35:0]
Single Port RAM
EBR
True Dual Port RAM
Pseudo-Dual Port RAM
ROM
AD[12:0]
CLK
CE
DO[35:0]
RST
CS[2:0]
EBR
ADA[12:0]
DIA[17:0]
CLKA
CEA
RSTA
WEA
CSA[2:0]
DOA[17:0]
ADB[12:0]
DIB[17:0]
CLKB
CEB
RSTB
WEB
CSB[2:0]
DOB[17:0]
ADW[12:0]
DI[35:0]
CLKW
CEW
ADR[12:0]
DO[35:0]
CER
CLKR
WE
RST
CS[2:0]
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PDF描述
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