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參數(shù)資料
| 型號： | LFXP3C-4TN100C |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 147/397頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 3.1KLUTS 62I/O 100-TQFP |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 系列： | XP |
| 邏輯元件/單元數(shù)： | 3000 |
| RAM 位總計(jì)： | 55296 |
| 輸入/輸出數(shù)： | 62 |
| 電源電壓： | 1.71 V ~ 3.465 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 100-LQFP |
| 供應(yīng)商設(shè)備封裝： | 100-TQFP（14x14） |
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LatticeECP/EC and LatticeXP
Lattice Semiconductor
DDR Usage Guide
10-11
Figure 10-12. READ Data Transfer When DDRCLKPOL=0
DQS at PIN
DQ at PIN
DQS at IOL
FPGA CLK
DDRCLKPOL= 0
PRMBDET
CLK TO SYNC
IO REGISTERS
A
B
C
P0
N0
N1
P1
P0
N0
P1
N1
P0
P1
N0
N1
P0
P1
P0
N0
DATAIN_P
DATAIN_N
DQ at IOL
Notes -
(1) DDR memory sends DQ aligned to DQS strobe.
(2) The DQS Strobe is delayed by 90 degree using the dedicated DQS logic.
(3) DQ is now center aligned to DQS Strobe.
(4) PRMBDET is the Preamble detect signal generated using the DQSBUFB primitive. This is used to
generate the DDRCLKPOL signal.
(5) The first set of IO registers A and B, capture data on the positive edge and negative edge of DQS.
(6) IO register C transfers data so that both data are now aligned to negative edge of DQS.
(7) DDCLKPOL signal generated will determine if the CLK going into the synchronization registers need to
be inverted. In this case, the DDRCLKPOL=0 as the CLK is LOW at the 1
st rising edge of PRMBDET.
(8) The IO Synchronization registers capture data at on positive edge of the FPGA CLK.
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