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參數(shù)資料
| 型號： | LFXP20C-5F256C |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 126/397頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA 19.7KLUTS 188I/O 256-BGA |
| 標準包裝： | 90 |
| 系列： | XP |
| 邏輯元件/單元數(shù)： | 20000 |
| RAM 位總計： | 405504 |
| 輸入/輸出數(shù)： | 188 |
| 電源電壓： | 1.71 V ~ 3.465 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 256-BGA |
| 供應(yīng)商設(shè)備封裝： | 256-FPBGA（17x17） |
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9-46
Memory Usage Guide
Lattice Semiconductor
LatticeECP/EC and LatticeXP Devices
Figure 9-54. PFU Based Distributed Single Port RAM Timing Waveform – with Output Registers
Distributed Dual Port RAM (Distributed_DPRAM) – PFU Based
PFU-based Distributed Dual Port RAM is also created using the four input LUT (Look-Up Table) available in the
PFU. These LUTs can be cascaded to create larger distributed memory sizes.
Figure 9-55 shows the Distributed Single Port RAM module as generated by IPexpress.
Figure 9-55. Distributed Dual Port RAM Module Generated by IPexpress
The generated module makes use of a 4-input LUT available in the PFU. Additional logic for Clocks, Clock Enables
and Reset is generated by utilizing the resources available in the PFU. The basic Distributed Dual Port RAM primi-
tive for the LatticeECP/EC and LatticeXP devices is shown in Figure 9-56.
Add_0
Add_1
Add_0
Add_1
Add_2
Data_0
Data_1
Invalid Data
Data_0
Clock
WE
Address
Data
Q
ClockEn
t
HWREN_PFU
t
SUADDR_PFU
t
HADDR_PFU
t
SUDATA_PFU
t
HDATA_PFU
t
CO?
t
SUWREN_PFU
Reset
Data_1
Data_2
PFU based
Distributed Dual Port
Memory
WrAddress
RdAddress
RdClock
RdClockEn
Reset
Q
WE
WrClock
WrClockEn
Data
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