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參數資料
| 型號： | LFXP15E-4F484I |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數： | 245/397頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA 15.4KLUTS 300I/O 484-BGA |
| 標準包裝： | 60 |
| 系列： | XP |
| 邏輯元件/單元數： | 15000 |
| RAM 位總計： | 331776 |
| 輸入/輸出數： | 300 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FPBGA（23x23） |
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www.latticesemi.com
14-1
tn1054_01.2
February 2006
Technical Note TN1054
2006 Lattice Semiconductor Corp. All Lattice trademarks, registered trademarks, patents, and disclaimers are as listed at www.latticesemi.com/legal. All other brand
or product names are trademarks or registered trademarks of their respective holders. The specifications and information herein are subject to change without notice.
Introduction
This document describes the functionality and usage of ispTRACY, Lattice’s integrated logic analyzer for the
ispXPGA
, LatticeSC, LatticeECP2, LatticeECP, LatticeEC and LatticeXP FPGA families. The isp-
TRACY tool consists of an Intellectual Property (IP) hardware block and three software tools – Core Generator,
Core Linker and ispLA. ispTRACY allows for fast debugging and functional verification inside Lattice FPGA devices
without the need for expensive test and measurement equipment. Debugging is accomplished through the hard-
ware IP compiled in the design, on device block RAM and the device JTAG port.
ispTRACY IP Core Features
The ispTRACY IP core is highly configurable. These configurable features include width and depth of data capture
lines, multiple edge and level sensitive trigger signals, complex comparison for trigger events, delayed trigger
events and more. ispTRACY allows multiple ispTRACY IP cores to be included in a single design. The following
table summarizes the features of the ispTRACY IP core.
Table 14-1. ispTRACY IP Core Features
ispTRACY IP Module Generator
To include ispTRACY cores in a design, the first step is to run IPexpress from the ispLEVER
Project Navigator.
Figure 14-1 shows the launch button for the IP Manager program.
Figure 14-1. IPexpress Launch Button in ispLEVER Project Navigator
Feature
Description
Depth of Memory Capture
256 to 4096 samples
Data Capture Width
8 to 256 bits
Triggering Schemes
Rising/falling edges, level logic, comparison, trigger after combination of events
Number of Triggers
4 to 128 bits, can be a combination of edge and level sensitive signals
Number of Core
Up to 16 ispTRACY cores
Lattice ispTRACY
Usage Guide
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