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參數(shù)資料
| 型號： | LFXP15E-3F256I |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 155/397頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 15.5KLUTS 188I/O 256-BGA |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 系列： | XP |
| 邏輯元件/單元數(shù)： | 15000 |
| RAM 位總計(jì)： | 331776 |
| 輸入/輸出數(shù)： | 188 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 256-BGA |
| 供應(yīng)商設(shè)備封裝： | 256-FPBGA（17x17） |
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LatticeECP/EC and LatticeXP
Lattice Semiconductor
DDR Usage Guide
10-19
Appendix A. Using IPexpress to Generate DDR Modules
The input and output DDR module can be generated using IPexpress. The I/O section under the Architecture mod-
ules provides two options to the user:
1. DDR_GENERIC – The option allows generation of a Generic DDR interface, which in the case of Lat-
ticeECP/EC and LatticeXP devices, is only the output side DDR. The input side for a Generic DDR inter-
face must be implemented using PFU registers. Appendix D provides the example code for the input side
generic DDR.
2. DDR_MEM – This option allows the user to generate a complete DDR memory interface. It will generate
both the read and write side interface required to interface with the memory.
IPexpress generates only the modules that are implemented within the IOLOGIC. Any logic required in the FPGA
core to complete the memory interface must be implemented by the user.
Figure 10-18. IPexpress I/O Section
DDR Generic
DDR Generic will generate the output DDR (ODDRXB) primitives for a given bus width. The user has the option to
enable or disable tristate control to the output DDR registers. Figure 10-19 shows the DDR Generic views of IPex-
press.
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