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參數(shù)資料
| 型號： | LFXP15C-5F484C |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 51/397頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA 15.4KLUTS 300I/O 484-BGA |
| 標(biāo)準(zhǔn)包裝： | 60 |
| 系列： | XP |
| 邏輯元件/單元數(shù)： | 15000 |
| RAM 位總計： | 331776 |
| 輸入/輸出數(shù)： | 300 |
| 電源電壓： | 1.71 V ~ 3.465 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應(yīng)商設(shè)備封裝： | 484-FPBGA（23x23） |
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LatticeECP/EC and LatticeXP
Lattice Semiconductor
sysIO Usage Guide
8-4
age that is used by the DQS transition detector circuit. This voltage divider is only present on VREF1 it is not avail-
able on VREF2. For more information on the DQS transition detect logic and its implementation please refer to
Lattice technical note number TN1050, LatticeECP/EC DDR Usage Guide.
Mixed Voltage Support in a Bank
The LatticeECP/EC and LatticeXP sysIO buffer is connected to three parallel ratioed input buffers. These three par-
allel buffers are connected to VCCIO, VCCAUX and to VCC giving support for thresholds that track with VCCIO as well
as fixed thresholds for 3.3V (VCCAUX) and 1.2V (VCC) inputs. This allows the input threshold for ratioed buffers to be
assigned on a pin-by-pin basis, rather than tracking it with VCCIO. This option is available for all 1.2V, 2.5V and 3.3V
ratioed inputs and is independent of the bank VCCIO voltage. For example, if the bank VCCIO is 1.8V, it is possible to
have 1.2V and 3.3V ratioed input buffers with fixed thresholds, as well as 2.5V ratioed inputs with tracking thresh-
olds.
Prior to device configuration, the ratioed input thresholds always track the bank VCCIO, this option only takes effect
after configuration. Output standards within a bank are always set by VCCIO. Table 8-2 shows the sysIO standards
that the user can mix in the same bank.
Table 8-2. Mixed Voltage Support
VCCIO
Input sysIO Standards
Output sysIO Standards
1.2V
1.5V
1.8V
2.5V
3.3V
1.2V
1.5V
1.8V
2.5V
3.3V
1.2V
Yes
1.5V
Yes
1.8V
Yes
2.5V
Yes
3.3V
Yes
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