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參數(shù)資料
| 型號： | LFXP15C-5F388C |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 235/397頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA 15.5KLUTS 268I/O 388-BGA |
| 標準包裝： | 60 |
| 系列： | XP |
| 邏輯元件/單元數(shù)： | 15000 |
| RAM 位總計： | 331776 |
| 輸入/輸出數(shù)： | 268 |
| 電源電壓： | 1.71 V ~ 3.465 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 388-BBGA |
| 供應商設備封裝： | 388-FPBGA（23x23） |
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2-19
Architecture
Lattice Semiconductor
LatticeXP Family Data Sheet
Figure 2-23. Output Register Block
Figure 2-24. ODDRXB Primitive
Tristate Register Block
The tristate register block provides the ability to register tri-state control signals from the core of the device before
they are passed to the sysIO buffers. The block contains a register for SDR operation and an additional latch for
DDR operation. Figure 2-25 shows the diagram of the Tristate Register Block.
In SDR mode, ONEG1 feeds one of the flip-flops that then feeds the output. The flip-flop can be configured a D-
type or latch. In DDR mode, ONEG1 is fed into one register on the positive edge of the clock and OPOS1 is
latched. A multiplexer running off the same clock selects the correct register for feeding to the output (D0).
D
Q
D
Q
D-Type
ONEG0
From
Routing
CLK1
*Latch is transparent when input is low.
Programmed
Control
DO
OPOS0
OUTDDN
/LATCH
LATCH
LE*
0
1
0
1
To sysIO
Buffer
ODDRXB
LSR
Q
DB
CLK
DA
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