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參數(shù)資料
| 型號(hào)： | LFXP10E-5F256C |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 91/397頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 9.7KLUTS 188I/O 256-BGA |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 系列： | XP |
| 邏輯元件/單元數(shù)： | 10000 |
| RAM 位總計(jì)： | 221184 |
| 輸入/輸出數(shù)： | 188 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 256-BGA |
| 供應(yīng)商設(shè)備封裝： | 256-FPBGA（17x17） |
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9-15
Memory Usage Guide
Lattice Semiconductor
LatticeECP/EC and LatticeXP Devices
Table 9-6. True Dual Port RAM Attributes for LatticeECP/EC and LatticeXP
The True Dual Port RAM (RAM_DP_TRUE) can be configured as NORMAL, READ BEFORE WRITE or WRITE
THROUGH modes. Each of these modes affects what data comes out of the port Q of the memory during the write
operation followed by the read operation at the same memory location. The READ BEFORE WRITE attribute is
supported for x9 and x18 data widths. Detailed discussions of the WRITE modes and the constraints of the True
Dual Port can be found in Appendix A.
Additionally users can select to enable the output registers for RAM_DP_TRUE. Figures 8-15 through 8-20 show
the internal timing waveforms for the True Dual Port RAM (RAM_DP_TRUE) with these options.
Attribute
Description
Values
Default
Value
User Selectable
Through
IPexpress
DATA_WIDTH_A
Data Word Width Port A
1, 2, 4, 9, 18
1
YES
DATA_WIDTH_B
Data Word Width Port B
1, 2, 4, 9, 18
1
YES
REGMODE_A
Register Mode (Pipelining) for Port A
NOREG, OUTREG
NOREG
YES
REGMODE_B
Register Mode (Pipelining) for Port B
NOREG, OUTREG
NOREG
YES
RESETMODE
Selects the Reset type
ASYNC, SYNC
ASYNC
YES
CSDECODE_A
Chip Select Decode for Port A
000, 001, 010, 011, 100, 101,
110, 111
000
NO
CSDECODE_B
Chip Select Decode for Port B
000, 001, 010, 011, 100, 101,
110, 111
000
NO
WRITEMODE_A
Read / Write Mode for Port A
NORMAL, WRITETHROUGH,
READBEFOREWRITE
NORMAL
YES
WRITEMODE_B
Read / Write Mode for Port B
NORMAL, WRITETHROUGH,
READBEFOREWRITE
NORMAL
YES
GSR
Global Set Reset
ENABLED, DISABLED
ENABLED
YES
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