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參數(shù)資料
| 型號： | LFXP10C-4F256I |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 145/397頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 9.7KLUTS 188I/O 256-BGA |
| 標準包裝： | 90 |
| 系列： | XP |
| 邏輯元件/單元數(shù)： | 10000 |
| RAM 位總計： | 221184 |
| 輸入/輸出數(shù)： | 188 |
| 電源電壓： | 1.71 V ~ 3.465 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 256-BGA |
| 供應(yīng)商設(shè)備封裝： | 256-FPBGA（17x17） |
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LatticeECP/EC and LatticeXP
Lattice Semiconductor
DDR Usage Guide
10-10
Figure 10-11. Software Primitive Implementation for Memory READ
Read Timing Waveforms
Figure 10-12 and Figure 10-13 show READ data transfer for two cases based on the results of the DQS Transition
detector logic. This circuitry decides whether or not to invert the phase of FPGA system CLK to the synchronization
registers based on the relative phases of PRMBDET and CLK.
Case 1 – If CLK = 0 on the 1st PRMBDET transition, then DDRCLKPOL = 0, hence no inversion required.
Case 2 – If CLK=1 on the 1st PRMBDET then DDRCLKPOL = 1, the system clock (CLK) needs to be
inverted before it is used for synchronization. (Figure 10-13)
The signals A, B and C illustrate the Read Cycle half clock transfer at different stages of IDDRX registers. The first
stage of the register captures data on the positive edge as shown by signal A and negative edge as shown by sig-
nal B. The data stream A goes through an additional half clock cycle transfers shown by signal C. Phase aligned
data streams B and C are presented to the next stage registers clocked by the FPGA CLK
6
DDRCLKPOL
dqs
reset
clk
uddcntl
lock
DQSDLL
DQSI
CLK
READ
DQSDEL
read
dq
DQSO
SCLK
ECLK
DDRCLKPOL
D
LSR
CE
QA
QB
RST
UDDCNTL
DQSDEL
datain_p
datain_n
DQSC
PRMBDET
LOCK
DQSBUFB
IDDRXB
ce
dqsc
prmbdet
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