Figure 2-29. Output Register Block Figure 2-30. ODDRXB Primitive Tristate Register Blo" />
參數(shù)資料
型號： LFEC3E-4TN100I
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 85/163頁
文件大小： 0K
描述： IC FPGA 3.1KLUTS 100TQFP
標(biāo)準(zhǔn)包裝： 90
系列： EC
邏輯元件/單元數(shù)： 3100
RAM 位總計： 56320
輸入/輸出數(shù)： 67
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 100-LQFP
供應(yīng)商設(shè)備封裝： 100-TQFP（14x14）
2-25
Architecture
LatticeECP/EC Family Data Sheet
Figure 2-29. Output Register Block
Figure 2-30. ODDRXB Primitive
Tristate Register Block
The tristate register block provides the ability to register tri-state control signals from the core of the device before
they are passed to the sysI/O buffers. The block contains a register for SDR operation and an additional latch for
DDR operation. Figure 2-31 shows the diagram of the Tristate Register Block.
In SDR mode, ONEG1 feeds one of the flip-flops that then feeds the output. The flip-flop can be configured a D-
type or latch. In DDR mode, ONEG1 is fed into one register on the positive edge of the clock and OPOS1 is
latched. A multiplexer running off the same clock selects the correct register for feeding to the output (D0).
D
Q
D
Q
D-Type
ONEG0
From
Routing
CLK1
Programmed
Control
DO
Latch
LE*
*Latch is transparent when input is low.
OPOS0
OUTDDN
/LATCH
0
1
0
1
To sysIO
Buffer
ODDRXB
LSR
Q
DB
CLK
DA
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PDF描述
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參數(shù)描述
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LFEC3E-5F256CES 功能描述:FPGA - 現(xiàn)場可編程門陣列 3.1 LUT 160 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFEC3E-5F256I 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet
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