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參數(shù)資料
| 型號(hào)： | LFEC20E-5F672C |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁(yè)數(shù)： | 77/163頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 19.7KLUTS 400I/O 672-BGA |
| 標(biāo)準(zhǔn)包裝： | 40 |
| 系列： | EC |
| 邏輯元件/單元數(shù)： | 19700 |
| RAM 位總計(jì)： | 434176 |
| 輸入/輸出數(shù)： | 400 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類(lèi)型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 672-BBGA |
| 供應(yīng)商設(shè)備封裝： | 672-FPBGA（27x27） |
| 其它名稱(chēng)： | 220-1288 LFEC20E-5F672C-ND |
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2-17
Architecture
LatticeECP/EC Family Data Sheet
Figure 2-20. MAC sysDSP Element
MULTADD sysDSP Element
In this case, the operands A0 and B0 are multiplied and the result is added/subtracted with the result of the multi-
plier operation of operands A1 and A2. The user can enable the input, output and pipeline registers. Figure 2-21
shows the MULTADD sysDSP element.
Figure 2-21. MULTADD
Multiplier
x
n
m
m+n
(default)
m+n+16 bits
(default)
m+n+16 bits
(default)
Input Data
Register B
Input Data
Register A
m
n
m
n
m
Overflo
w
Register
Output
Register
Accumulator
Multiplier
Multiplicand
SignedAB
Shift Register A In
Shift Register B In
Shift Register A Out
Shift Register B Out
Output
Addn
Accumsload
Pipeline
Register
CLK (CLK0,CLK1,CLK2,CLK3)
CE (CE0,CE1,CE2,CE3)
RST(RST0,RST1,RST2,RST3)
Input
Register
Pipeline
Register
Input
Register
Pipeline
Register
Input
Register
Pipeline
Register
To
Accumulator
To
Accumulator
To
Accumulator
Overflow
signal
Multiplier
Add/Sub
Pipe
Reg
Pipe
Reg
n
m
n
m
n
m
n
m
m+n
(default)
m+n+1
(default)
m+n+1
(default)
m+n
(default)
x
n
m
n
m
n
n
m
Multiplier B0
Multiplicand A0
Multiplier B1
Multiplicand A1
Signed
Shift Register A In
Shift Register B In
Shift Register A Out
Shift Register B Out
Output
Addn
Pipeline
Register
CLK (CLK0,CLK1,CLK2,CLK3)
CE (CE0,CE1,CE2,CE3)
RST(RST0,RST1,RST2,RST3)
Input
Register
Pipeline
Register
Input
Register
Pipeline
Register
Pipeline
Register
Input Data
Register A
Input Data
Register A
Input Data
Register B
Input Data
Register B
Output
Register
To Add/Sub
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| RBC05DRTN | CONN EDGECARD 10POS DIP .100 SLD |
| LFEC20E-5F484C | IC FPGA 19.7KLUTS 360I/O 484-BGA |
| A562K20X7RL5UAA | CAP CER 5600PF 500V X7R AXIAL |
| T491X106M050AT | CAP TANT 10UF 50V 20% 2917 |
| TPSD227M006R0125 | CAP TANT 220UF 6.3V 20% 2917 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| LFEC20E-5F672I | 制造商:LATTICE 制造商全稱(chēng):Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFEC20E-5F900C | 制造商:LATTICE 制造商全稱(chēng):Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFEC20E-5F900I | 制造商:LATTICE 制造商全稱(chēng):Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFEC20E-5FN256C | 制造商:LATTICE 制造商全稱(chēng):Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFEC20E-5FN256I | 制造商:LATTICE 制造商全稱(chēng):Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
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