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參數(shù)資料
| 型號： | KMPC8360VVAJDGA |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 17/102頁 |
| 文件大小： | 0K |
| 描述： | IC MPU POWERQUICC II PRO 740TBGA |
| 標(biāo)準(zhǔn)包裝： | 2 |
| 系列： | MPC83xx |
| 處理器類型： | 32-位 MPC83xx PowerQUICC II Pro |
| 速度： | 533MHz |
| 電壓： | 1.2V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 740-LBGA |
| 供應(yīng)商設(shè)備封裝： | 740-TBGA（37.5x37.5） |
| 包裝： | 托盤 |
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MPC8360E/MPC8358E PowerQUICC II Pro Processor Revision 2.x TBGA Silicon Hardware Specifications, Rev. 5
Freescale Semiconductor
21
DDR and DDR2 SDRAM AC Electrical Characteristics
This table provides the input AC timing specifications for the DDR SDRAM interface when GVDD(typ) = 2.5 V.
This figure shows the input timing diagram for the DDR controller.
Figure 6. DDR Input Timing Diagram
Table 19. DDR SDRAM Input AC Timing Specifications
At recommended operating conditions with GVDD of 2.5 V ± 5%.
Parameter
Symbol
Min
Max
Unit
Notes
AC input low voltage
VIL
—MVREF – 0.31
V
—
AC input high voltage
VIH
MVREF + 0.31
—
V
—
Table 20. DDR and DDR2 SDRAM Input AC Timing Specifications Mode
At recommended operating conditions with GVDD of (1.8 or 2.5 V) ± 5%.
Parameter
Symbol
Min
Max
Unit
Notes
MDQS—MDQ/MECC input skew per byte
333 MHz
266 MHz
200 MHz
tDISKEW
–750
–1125
–1250
750
1125
1250
ps
1, 2
Notes:
1. AC timing values are based on the DDR data rate, which is twice the DDR memory bus frequency.
2. Maximum possible skew between a data strobe (MDQS[n]) and any corresponding bit of data (MDQ[8n + {0...7}] if 0
≤n ≤7)
or ECC (MECC[{0...7}] if n = 8).
MCK[n]
tMCK
MDQ[x]
MDQS[n]
tDISKEW
D1
D0
tDISKEW
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PDF描述 |
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