參數資料
型號: KMPC8358EZUAGDG
廠商: Freescale Semiconductor
文件頁數: 77/95頁
文件大小: 0K
描述: IC MPU PWRQUICC II 740-TBGA
標準包裝: 2
系列: MPC83xx
處理器類型: 32-位 MPC83xx PowerQUICC II Pro
速度: 400MHz
電壓: 1.2V
安裝類型: 表面貼裝
封裝/外殼: 740-LBGA
供應商設備封裝: 740-TBGA(37.5x37.5)
包裝: 托盤
MPC8358E PowerQUICC II Pro Processor Revision 2.1 PBGA Silicon Hardware Specifications, Rev. 3
Freescale Semiconductor
79
Clocking
NOTE
Core VCO frequency = Core frequency × VCO divider. The VCO divider
(RCWL[COREPLL[0:1]]) must be set properly so that the core VCO
frequency is in the range of 800–1800 MHz. Having a core frequency below
the CSB frequency is not a possible option because the core frequency must
be equal to or greater than the CSB frequency.
22.3
QUICC Engine Block PLL Configuration
The QUICC Engine block PLL is controlled by the RCWL[CEPMF], RCWL[CEPDF], and
RCWL[CEVCOD] parameters. Table 72 shows the multiplication factor encodings for the QUICC Engine
block PLL.
11
0001
11.5:1
÷8
00
0010
02:1
÷2
01
0010
02:1
÷4
10
0010
02:1
÷8
11
0010
02:1
÷8
00
0010
12.5:1
÷2
01
0010
12.5:1
÷4
10
0010
12.5:1
÷8
11
0010
12.5:1
÷8
00
0011
03:1
÷2
01
0011
03:1
÷4
10
0011
03:1
÷8
11
0011
03:1
÷8
Table 72. QUICC Engine Block PLL Multiplication Factors
RCWL[CEPMF] RCWL[CEPDF]
QUICC Engine PLL
Multiplication Factor = RCWL[CEPMF]/
(1 + RCWL[CEPDF])
00000
0
× 16
00001
0
Reserved
00010
0
× 2
00011
0
× 3
00100
0
× 4
Table 71. e300 Core PLL Configuration (continued)
RCWL[COREPLL]
core_clk:csb_clk
Ratio
VCO divider
0–1
2–5
6
相關PDF資料
PDF描述
KMPC8358ECVVAGDG IC MPU PWRQUICC II 740-TBGA
IDT70V3319S133BCI IC SRAM 4MBIT 133MHZ 256BGA
KMPC8358VVAGDG IC MPU PWRQUICC II 740-TBGA
IDT70V3319S133BCGI IC SRAM 4MBIT 133MHZ 256BGA
KMPC8360CVVAJDG IC MPU PWRQUICC II 740-TBGA
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參數描述
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