參數(shù)資料
型號: KMPC8358CVRAGDDA
廠商: Freescale Semiconductor
文件頁數(shù): 71/95頁
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描述: IC MPU POWERQUICC II PRO 668PBGA
標準包裝: 2
系列: MPC83xx
處理器類型: 32-位 MPC83xx PowerQUICC II Pro
速度: 400MHz
電壓: 1.2V
安裝類型: 表面貼裝
封裝/外殼: 668-BBGA 裸露焊盤
供應商設備封裝: 668-PBGA-PGE(29x29)
包裝: 托盤
MPC8358E PowerQUICC II Pro Processor Revision 2.1 PBGA Silicon Hardware Specifications, Rev. 3
Freescale Semiconductor
73
Clocking
22 Clocking
Figure 53 shows the internal distribution of clocks within the MPC8358E.
Figure 53. MPC8358E Clock Subsystem
The primary clock source for the device can be one of two inputs, CLKIN or PCI_CLK, depending on
whether the device is configured in PCI host or PCI agent mode. Note that in PCI host mode, the primary
clock input also depends on whether PCI clock outputs are selected with RCWH[PCICKDRV]. When the
device is configured as a PCI host device (RCWH[PCIHOST] = 1) and PCI clock output is selected
(RCWH[PCICKDRV] = 1), CLKIN is its primary input clock. CLKIN feeds the PCI clock divider (
÷2)
and the multiplexors for PCI_SYNC_OUT and PCI_CLK_OUT. The CFG_CLKIN_DIV configuration
Core PLL
System
LBIU
LSYNC_IN
LSYNC_OUT
LCLK[0:2]
core_clk
e300 Core
csb_clk to Rest
CLKIN
csb_clk
MPC8358E
Local Bus
PCI_CLK_OUT[0:2]
PCI_SYNC_OUT
PCI_CLK/
Clock
Unit
of the Device
lb_clk
CFG_CLKIN_DIV
PCI Clock
PCI_SYNC_IN
Memory
Device
/n
DLL
Divider
MEMC1_MCK[0:5]
DDRC
/2
ddr1_clk
DDRC
Memory
Device
PLL
QUICC
PLL
ce_clk to QUICC Engine Block
Engine
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PDF描述
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參數(shù)描述
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