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參數(shù)資料
| 型號(hào)： | K4D263238M-QC60 |
| 廠(chǎng)商： | SAMSUNG SEMICONDUCTOR CO. LTD. |
| 英文描述： | DIODE ZENER DUAL COMMON-CATHODE 300mW 3.3Vz 5mA-Izt 0.0606 0.1uA-Ir SOT-23 3K/REEL |
| 中文描述： | 100萬(wàn)x 32Bit的× 4銀行雙數(shù)據(jù)速率同步RAM的雙向數(shù)據(jù)選通和DLL |
| 文件頁(yè)數(shù)： | 14/19頁(yè) |
| 文件大?。?/td> | 281K |
| 代理商： | K4D263238M-QC60 |
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128M DDR SDRAM
K4D263238M
- 14 -
Rev. 1.3 (Aug. 2001)
1
3
4
6
7
tCL
tCK
Hi-Z
Hi-Z
CK, CK
DQS
DQ
CS
DM
2
5
tIS
tIH
8
tDS tDH
0
tRPST
tRPRE
Db0
Db1
tDQSS
tDQSH
tCH
Da1
Da2
tWPST
COMMAND
READA
WRITEB
tDQSQ
t
WPRES
t
WPREH
tDQSCK
tAC
AC CHARACTERISTICS
Simplified Timing @ BL=2, CL=3
Parameter
Symbol
-45*
-50
-55
-60
Unit
Note
Min
-
4.5
0.45
0.45
-0.7
-0.7
-
0.9
0.4
0.8
0
0.25
0.4
0.4
0.4
Max
Min
Max
Min
Max
Min
Max
CK cycle time
CL=3
CL=4
t
CK
10
5.0
10
5.5
10
6.0
10
ns
ns
tCK
tCK
ns
ns
ns
tCK
tCK
tCK
ns
tCK
tCK
tCK
tCK
CK high level width
CK low level width
DQS out access time from CK
Output access time from CK
Data strobe edge to Dout edge
t
DQSQ
Read preamble
Read postamble
CK to valid DQS-in
DQS-In setup time
DQS-in hold time
DQS write postamble
DQS-In high level width
DQS-In low level width
Address and Control input
setup
Address and Control input hold
t
IH
DQ and DM setup time to DQS
t
DS
DQ and DM hold time to DQS
t
CH
t
CL
t
DQSCK
t
AC
0.55
0.55
+0.7
+0.7
+0.45
1.1
0.6
1.2
-
-
0.6
0.6
0.6
0.45
0.45
-0.7
-0.7
-
0.9
0.4
0.8
0
0.25
0.4
0.4
0.4
0.55
0.55
+0.7
+0.7
+0.45
1.1
0.6
1.2
-
-
0.6
0.6
0.6
0.45
0.45
-0.75
-0.75
-
0.9
0.4
0.75
0
0.25
0.4
0.4
0.4
0.55
0.55
+0.75
+0.75
+0.5
1.1
0.6
1.25
-
-
0.6
0.6
0.6
0.45
0.45
-0.75
-0.75
-
0.9
0.4
0.75
0
0.25
0.4
0.4
0.4
0.55
0.55
+0.75
+0.75
+0.5
1.1
0.6
1.25
-
-
0.6
0.6
0.6
1
t
RPRE
t
RPST
t
DQSS
t
WPRES
t
WPREH
t
WPST
t
DQSH
t
DQSL
t
IS
1.0
-
1.0
-
1.1
-
1.1
-
ns
1.0
0.45
0.45
tCLmin
or
tCHmin
-
-
-
1.0
0.45
0.45
tCLmin
or
tCHmin
-
-
-
1.1
0.5
0.5
-
-
-
1.1
0.5
0.5
-
-
-
ns
ns
ns
t
DH
Clock half period
t
HP
-
-
tCLmin
or
tCHmin
-
tCLmin
or
tCHmin
-
ns
1
Data output hold time from
DQS
t
QH
tHP-0.45
-
tHP-0.45
-
tHP-0.5
-
tHP-0.5
-
ns
1
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