參數(shù)資料
型號： ISPPAC-CLK5320S-01TN64I
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 19/56頁
文件大?。?/td> 0K
描述： IC BUFFER FANOUT 20OUTPUT 64TQFP
標準包裝： 160
系列： ispClock™
類型： 時鐘發(fā)生器，扇出配送，零延遲緩沖器
PLL： 帶旁路
輸入： HSTL，LVCMOS，LVDS，LVPECL，LVTTL，SSTL
輸出： eHSTL，HSTL，LVCMOS，LVTTL，SSTL
電路數(shù)： 1
比率 - 輸入:輸出： 2:20
差分 - 輸入:輸出： 是/無
頻率 - 最大： 267MHz
除法器/乘法器： 是/無
電源電壓： 3 V ~ 3.6 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 64-LQFP
供應(yīng)商設(shè)備封裝： 64-TQFP（10x10）
包裝： 托盤
其它名稱： 220-1003
Lattice Semiconductor
ispClock5300S Family Data Sheet
26
Figure 21. Conguration for SSTL2, SSTL3, and HSTL Output Modes
ispClock5300S Congurations
The ispClock5300S device can be congured to operate in four modes. They are:
Zero Delay Buffer Mode
Mixed Zero Delay and Non-Zero Delay Buffer Mode
Non-Zero Delay Buffer mode 1
Non-Zero Delay Buffer Mode 2
The output routing matrix of the ispClock5300S provides up to three independent any-to-any paths from inputs to
outputs:
From any V-Dividers to any output in ZDB mode or PLL Bypass modes
From selected clock via REFSEL pin to any output (note single ended reference clock)
From the other clock not selected by REFSEL pin to any output
Zero Delay Buffer Mode
Figure 22 shows the ispClock5300S device congured to operate in the Zero Delay Buffer mode. The Clock input
can be single ended or differential. Two single ended clocks can be selected by the use of REFSEL pin and if the
input is congured as a differential the REFSEL pin should be connected to GNDD. The input clock then drives the
Phase frequency detector of the PLL. Up to 3 output clock frequencies can be generated from the input reference
clock by the use of V-dividers at the output of PLL. Any V-divider output can be connected to any of the output pins.
However, one of the V-dividers should be used in the feedback path to set the PLL operating frequency. The PLL
can operate with internal or external feedback path.
In this mode, the skew control mechanism is active for all outputs.
Zo=50
Ro : 40 (SSTL)
20 (HSTL, eHSTL)
ispClock5300S
SSTL/HSTL/eHSTL
Mode
SSTL/HSTL/eHSTL
Receiver
VTT
VREF
RT=50
相關(guān)PDF資料
PDF描述
VE-J10-MZ-S CONVERTER MOD DC/DC 5V 25W
SY100S838LZG IC CLOCK GEN 3.3V/5V 20-SOIC
X9317UM8Z-2.7 IC XDCP 100TAP 10K 3-WIRE 8-MSOP
SY100S834LZG IC CLOCK GEN 3.3/5V 16-SOIC
SY89546UMG TR IC MUX 4:1 LVDS DIFF 2.5V 32-MLF
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
ISPPACCLK5320S-01TN64I 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable, Zero-Delay, Universal Fan-Out Buffer, Single-Ended
ispPAC-CLK5406D-01SN48C 功能描述:鎖相環(huán) - PLL 3.3V 6 diff. outputs RoHS:否 制造商:Silicon Labs 類型:PLL Clock Multiplier 電路數(shù)量:1 最大輸入頻率:710 MHz 最小輸入頻率:0.002 MHz 輸出頻率范圍:0.002 MHz to 808 MHz 電源電壓-最大:3.63 V 電源電壓-最小:1.71 V 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 封裝 / 箱體:QFN-36 封裝:Tray
ispPAC-CLK5406D-01SN48I 功能描述:鎖相環(huán) - PLL 3.3V 6 diff. outputs RoHS:否 制造商:Silicon Labs 類型:PLL Clock Multiplier 電路數(shù)量:1 最大輸入頻率:710 MHz 最小輸入頻率:0.002 MHz 輸出頻率范圍:0.002 MHz to 808 MHz 電源電壓-最大:3.63 V 電源電壓-最小:1.71 V 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 封裝 / 箱體:QFN-36 封裝:Tray
ispPAC-CLK5410D-01SN64C 功能描述:鎖相環(huán) - PLL 3.3V 10 diff. outputs RoHS:否 制造商:Silicon Labs 類型:PLL Clock Multiplier 電路數(shù)量:1 最大輸入頻率:710 MHz 最小輸入頻率:0.002 MHz 輸出頻率范圍:0.002 MHz to 808 MHz 電源電壓-最大:3.63 V 電源電壓-最小:1.71 V 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 封裝 / 箱體:QFN-36 封裝:Tray
ispPAC-CLK5410D-01SN64I 功能描述:鎖相環(huán) - PLL 3.3V 10 diff. outputs RoHS:否 制造商:Silicon Labs 類型:PLL Clock Multiplier 電路數(shù)量:1 最大輸入頻率:710 MHz 最小輸入頻率:0.002 MHz 輸出頻率范圍:0.002 MHz to 808 MHz 電源電壓-最大:3.63 V 電源電壓-最小:1.71 V 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 封裝 / 箱體:QFN-36 封裝:Tray
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。

采購需求

(若只采購一條型號，填寫一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進入我的后臺，查看報價

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進入我的后臺，查看報價

*型號 *數(shù)量 廠商 批號 封裝
添加更多采購

我的聯(lián)系方式

*
*
*