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參數(shù)資料
| 型號(hào)： | ISPPAC-CLK5308S-01TN48C |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁(yè)數(shù)： | 22/56頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC BUFFER FANOUT 8OUTPUT 48TQFP |
| 標(biāo)準(zhǔn)包裝： | 250 |
| 系列： | ispClock™ |
| 類型： | 時(shí)鐘發(fā)生器，扇出配送，零延遲緩沖器 |
| PLL： | 帶旁路 |
| 輸入： | HSTL，LVCMOS，LVDS，LVPECL，LVTTL，SSTL |
| 輸出： | eHSTL，HSTL，LVCMOS，LVTTL，SSTL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:8 |
| 差分 - 輸入:輸出： | 是/無(wú) |
| 頻率 - 最大： | 267MHz |
| 除法器/乘法器： | 是/無(wú) |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 48-LQFP |
| 供應(yīng)商設(shè)備封裝： | 48-TQFP（7x7） |
| 包裝： | 托盤(pán) |
| 其它名稱： | 220-1000 |
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Lattice Semiconductor
ispClock5300S Family Data Sheet
29
Non Zero Delay Buffer Mode 1
In the non zero delay buffer mode as shown in Figure 24 the output routing matrix completely bypasses the PLL.
Each of the single ended input reference clocks can be routed to any number of available output clocks.
In this mode of operation there is no skew control.
Figure 24. Non Zero Delay Fan Out Buffer Mode 1
O
u
tp
u
tRo
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ting
Matrix
O
u
tp
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u
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Matrix
O
u
tp
u
tRo
u
ting
Matrix
Single Ended /
Clock Input
REFA_REFP /
REFB_REFN
PLL Bypassed
ispClock5300S
V1
V3
Single Ended /
Clock Input
REFB_REFN /
REFA_REFP
V2
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| ISPPACCLK5308S-01TN48C | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable, Zero-Delay, Universal Fan-Out Buffer, Single-Ended |
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| ISPPACCLK5308S-01TN48I | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable, Zero-Delay, Universal Fan-Out Buffer, Single-Ended |
| ISPPACCLK5308S-01TN64C | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable, Zero-Delay, Universal Fan-Out Buffer, Single-Ended |
| ISPPACCLK5308S-01TN64I | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable, Zero-Delay, Universal Fan-Out Buffer, Single-Ended |
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