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參數(shù)資料
| 型號(hào)： | ISPLSI1032EA-200 |
| 廠商： | Lattice Semiconductor Corporation |
| 英文描述： | In-System Programmable High Density PLD |
| 中文描述： | 在系統(tǒng)可編程高密度可編程邏輯器件 |
| 文件頁(yè)數(shù)： | 12/16頁(yè) |
| 文件大小： | 172K |
| 代理商： | ISPLSI1032EA-200 |
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12
Specifications
ispLSI 1032EA
ispLSI 1032EA Timing Model
GLB Reg
Delay
I/O Pin
(Output)
ORP
Delay
0491/1032EA
Feedback
#47
Reg 4 PT Bypass
#35
20 PT
XOR Delays
Control
PTs
#44 - 46
Input
RST
DiClock
I/O Pin
(Input)
Y0
Y1,2,3
D
Q
GRP4
#30
GLB Reg Bypass
#39
ORP Bypass
#49
D
Q
RST
RE
OE
CK
I/O Reg Bypass
#22
I/O Cell
ORP
GLB
GRP
I/O Cell
#23 - 27
#34 Comb 4 PT Bypass
#36 - 38
#56 - 59
#54
#53
#48
Reset
Ded. In
GOE 0,1
#28
#60
#60
#40 - 43
#52, 53
#50, 51
GRP Loading
Delay
#29, 31 - 33
Derivations of
t
su,
t
h and
t
co from the Product Term Clock
1
=
=
=
=
(0.3 + 1.5 + 1.6) + (0.3) - (0.3 + 1.5 + 1.2)
0.7
t
su
Logic + Reg su - Clock (min)
(
t
iobp +
t
grp4 +
t
20ptxor) + (
t
gsu) - (
t
iobp +
t
grp4 +
t
ptck(min))
(#22 + #30 + #37) + (#40) - (#22 + #30 + #46)
1.6
6.7
0.9
1.1
5.9
=
=
=
=
t
h
Clock (max) + Reg h - Logic
(
t
iobp +
t
grp4 +
t
ptck(max)) + (
t
gh) - (
t
iobp +
t
grp4 +
t
20ptxor)
(#22 + #30 + #46) + (#41) - (#22 + #30 + #37)
(0.3 + 1.5 + 2.2) + (1.0) - (0.3 + 1.5 + 1.6)
=
=
=
=
t
co
Clock (max) + Reg co + Output
(
t
iobp +
t
grp4 +
t
ptck(max)) + (
t
gco) + (
t
orp +
t
ob)
(#22 + #30 + #46) + (#42) + (#48 + #50)
(0.3 + 1.5 + 2.2) + (1.4) + (0.6 + 0.7)
Table 2-0042a/1032EA
Derivations of
t
su,
t
h and
t
co from the Clock GLB
1
=
=
=
=
t
su
Logic + Reg (setup) - Clock (min)
(
t
iobp +
t
grp4 +
t
20ptxor) + (
t
gsu) - (
t
gy0(min) +
t
gco +
t
gcp(min))
(#22 + #30 + #37) + (#40) - (#55 + #42 + #57)
(0.3 + 1.5 + 1.6) + (0.3) - (0.6 + 1.4 + 0.8)
=
=
=
=
t
h
Clock (max) + Reg (hold) - Logic
(
t
gy0(max) +
t
gco +
t
gcp(max)) + (
t
gh) - (
t
iobp +
t
grp4 +
t
20ptxor)
(#55 + #42 + #57) + (#41) - (#22 + #30 + #37)
(0.6 + 1.1 + 1.8) + (1.0) - (0.3 + 1.5 + 1.6)
=
=
=
=
t
co
Clock (max) + Reg (clock-to-out) + Output
(
t
gy0(max) +
t
gco +
t
gcp(max)) + (
t
gco) + (
t
orp +
t
ob)
(#55 + #42 + #57) + (#42) + (#48 + #50)
(0.6 + 1.1 + 1.8) + (1.1) + (0.6 + 0.7)
1. Calculations are based upon timing specifications for the ispLSI 1032EA-200.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ISPLSI1032EA-200LT100 | In-System Programmable High Density PLD |
| ISPLSI1048C | In-System Programmable High Density PLD |
| ISPLSI1048EA-125LQ128 | In-System Programmable High Density PLD |
| ISPLSI1048EA-170LQ128 | In-System Programmable High Density PLD |
| ISPLSI1048EA-100LQ128 | In-System Programmable High Density PLD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| ISPLSI1032EA-200LT100 | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類(lèi)型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| ISPLSI103L-80LJ | 制造商:LATT 功能描述: |
| ISPLSI1048-50LG/883 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Electrically-Erasable Complex PLD |
| ispLSI1048-50LQ | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類(lèi)型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| ispLSI1048-50LQI | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類(lèi)型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
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