Specifications ispLSI 5512VE 17 ispLSI 5512VE Timing Parameters (continued) Timing Table/5512VE Timing v.2.0 Tioi Input Adders Routing Adders <" />
參數(shù)資料
型號： ISPLSI 5512VE-80LF256I
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 9/25頁
文件大小： 0K
描述： IC PLD ISP 256I/O 12NS 256FPBGA
標準包裝： 90
系列： ispLSI® 5000VE
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時間 tpd(1)： 12.0ns
電壓電源 - 內(nèi)部： 3 V ~ 3.6 V
邏輯元件/邏輯塊數(shù)目： 16
宏單元數(shù)： 512
門數(shù)： 24000
輸入/輸出數(shù)： 192
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 256-BGA
供應商設備封裝： 256-FPBGA（17x17）
包裝： 托盤
其它名稱： ISPLSI5512VE-80LF256I
Specifications ispLSI 5512VE
17
ispLSI 5512VE Timing Parameters (continued)
Timing Table/5512VE
Timing v.2.0
Tioi Input Adders
Routing Adders
Tioo Output Adders1
Tbla Additional Block Loading Adders
UNITS
ADDER
-100
-80
BASE PARAMETER
ADDER TYPE
clk1
clk3
1.7
ns
clk2
1.7
ns
1
0.1
ns
2
0.2
ns
3
0.3
ns
tgclk_in
troute
1.7
0.1
0.2
0.3
-125
-155
1.7
0.1
0.2
0.3
1.5
tlp
1.5
ns
troute
1.5
1.0
1.5
1.7
1.5
0.1
0.2
4
0.4
ns
troute
0.4
0.3
5
0.5
ns
troute
0.5
0.4
6
0.6
ns
troute
0.6
0.5
7
0.7
ns
troute
0.7
0.6
8
0.8
ns
troute
0.8
0.6
9
0.9
ns
troute
0.9
0.7
10
1.0
ns
troute
1.0
0.8
11
1.1
ns
troute
1.1
0.9
12
1.2
ns
troute
1.2
1.0
13
1.3
ns
troute
1.3
1.0
14
1.4
ns
troute
1.4
1.1
15
1.5
ns
troute
1.5
1.2
1Timing for open drain configurations is the same as non-open drain configurations.
Note: Internal Timing Parameters are not tested and are for reference only. Refer to Timing Model in this data sheet for
details.
Slow Slew I/O
LVCMOS25_out
0.5
ns
tbuf, ten, tdis
tbuf, ten
4.0
0.5
4.0
0.5
LVCMOS33_out
0.0
ns
tbuf, ten, tdis
0.0
LVTTL_out
0.0
ns
tbuf, ten, tdis
0.0
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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