Specifications ispLSI 5512VE 16 Internal Timing Parameters Over Recommended Operating Conditions In/Out Delays t
參數(shù)資料
型號(hào)： ISPLSI 5512VE-155LF256
廠商： Lattice Semiconductor Corporation
文件頁(yè)數(shù)： 8/25頁(yè)
文件大?。?/td> 0K
描述： IC PLD ISP 256I/O 6.5NS 256FPBGA
標(biāo)準(zhǔn)包裝： 90
系列： ispLSI® 5000VE
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時(shí)間 tpd(1)： 6.5ns
電壓電源 - 內(nèi)部： 3 V ~ 3.6 V
邏輯元件/邏輯塊數(shù)目： 16
宏單元數(shù)： 512
門數(shù)： 24000
輸入/輸出數(shù)： 192
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 256-BGA
供應(yīng)商設(shè)備封裝： 256-FPBGA（17x17）
包裝： 托盤
其它名稱： ISPLSI5512VE-155LF256
Specifications ispLSI 5512VE
16
Internal Timing Parameters
Over Recommended Operating Conditions
In/Out Delays
tin
Input Buffer Delay
–
1.1
–
1.3
–
2.3
–
2.3
ns
tgclk_in
Global Clock Buffer Input Delay (clk0)
–
0.7
–
1.3
–
1.8
–
1.8
ns
trst
Global Reset Pin Delay
–
5.8
–
6.6
–
7.1
–
7.1
ns
tgoe
Global OE Pin Delay
–
3.2
–
3.9
–
5.9
–
7.4
ns
tbuf
Output Buffer Delay
–
2.0
–
2.2
–
2.7
–
3.7
ns
ten
Output Enable Delay
–
1.3
–
1.6
–
1.6
–
1.6
ns
tdis
Output Disable Delay
–
1.3
–
1.6
–
1.6
–
1.6
ns
Routing/GLB Delays
troute
GRP and Logic Delay
–
3.1
–
3.6
–
4.0
–
4.5
ns
tpdb
5-pt Bypass Propagation Delay
–
0.3
–
0.4
–
1.0
–
1.5
ns
tpdi
Combinatorial Propagation Delay
–
0.0
–
0.0
–
0.0
–
0.0
ns
tptsa
Product Term Sharing Array
–
1.8
–
2.4
–
3.0
–
4.5
ns
tfbk
Internal Feedback Delay
–
0.0
–
0.0
–
0.0
–
0.5
ns
tinreg
Input Buffer to Macrocell Register Delay
–
1.9
–
2.5
–
2.5
–
3.5
ns
Register/Latch Delays
ts
Register Setup Time
0.7
–
1.0
–
1.5
–
1.5
–
ns
ts_pt
Register Setup Time (Product Term Clock)
0.7
–
1.0
–
1.5
–
1.5
–
ns
th
Register Hold Time
2.8
–
3.0
–
4.0
–
5.0
–
ns
tcoi
Register Clock to GLB Output Delay
–
0.8
–
1.0
–
1.5
–
1.5
ns
tsl
Latch Setup Time
0.7
–
1.0
–
1.5
–
1.5
–
ns
thl
Latch Hold Time
2.8
–
3.0
–
4.0
–
5.0
–
ns
tgoi
Latch Gate to GLB Output Delay
–
0.8
–
1.0
–
1.5
–
1.5
ns
tpdli
GLB Latch propagation Delay
–
1.0
–
1.5
–
2.0
–
2.5
ns
tces
Clock Enable Setup Time
4.1
–
4.3
–
5.3
–
6.3
–
ns
tceh
Clock Enable Hold Time
0.9
–
1.7
–
2.7
–
3.7
–
ns
tsri
Asynchronous Set/Reset to GLB Output Delay
–
1.2
–
1.2
–
1.7
–
2.2
ns
tsrr
Asynchronous Set/Reset Recovery Time
0.9
–
1.2
–
1.2
–
2.2
–
ns
Control Delays
tptclk
Macrocell PT Clock Delay
–
0.4
–
0.4
–
0.5
–
0.5
ns
tbclk
Block PT Clock Delay
–
1.4
–
1.9
–
2.5
–
2.5
ns
tptsr
Macrocell PT Set/Reset Delay
–
1.1
–
3.7
–
4.8
–
4.8
ns
tbsr
Block PT Set/Reset Delay
–
2.1
–
5.7
–
6.8
–
6.8
ns
tptoe
Macrocell PT OE Delay
–
1.5
–
2.0
–
2.1
–
3.6
ns
tgptoe
Global PT OE Delay
–
7.5
–
7.5
–
7.6
–
8.6
ns
-155
-125
-100
-80
MIN
MAX MIN
MAX
UNIT
PARAMETER
DESCRIPTION
Note: Internal Timing Parameters are not tested and are for reference only. Refer to Timing Model in this data sheet
for further details.
Timing v.2.0
相關(guān)PDF資料
PDF描述
GCM12DTKI CONN EDGECARD 24POS DIP .156 SLD
GEC07DREH-S13 CONN EDGECARD 14POS .100 EXTEND
NDTD0512C CONV DC/DC 3W 5VIN 12VOUT DIP24
V300A36E400BG3 CONVERTER MOD DC/DC 36V 400W
VI-2TY-CY-F2 CONVERTER MOD DC/DC 3.3V 33W
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參數(shù)描述
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ISPLSI5512VE-155LF256-125I 制造商:Lattice Semiconductor Corporation 功能描述:COMPLEX-EEPLD, 512-CELL, 8NS PROP DELAY, 256 Pin, Plastic, BGA
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ISPLSI5512VE-80LB272I 功能描述:CPLD - 復(fù)雜可編程邏輯器件 RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
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