Specifications ispLSI 5256VE 8 Figure 6. Boundary Scan Register Circuit for I/O Pins Figure 7. Boundary Scan Register Circuit for Input-Only Pi" />
參數(shù)資料
型號(hào): ISPLSI 5256VE-125LT100I
廠商: Lattice Semiconductor Corporation
文件頁(yè)數(shù): 23/24頁(yè)
文件大?。?/td> 0K
描述: IC PLD ISP 144I/O 7.5NS 100TQFP
標(biāo)準(zhǔn)包裝: 90
系列: ispLSI® 5000VE
可編程類型: 系統(tǒng)內(nèi)可編程
最大延遲時(shí)間 tpd(1): 7.5ns
電壓電源 - 內(nèi)部: 3 V ~ 3.6 V
邏輯元件/邏輯塊數(shù)目: 8
宏單元數(shù): 256
門數(shù): 12000
輸入/輸出數(shù): 72
工作溫度: -40°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: 100-LQFP
供應(yīng)商設(shè)備封裝: 100-TQFP(14x14)
包裝: 托盤
其它名稱: ISPLSI5256VE-125LT100I
Specifications ispLSI 5256VE
8
Figure 6. Boundary Scan Register Circuit for I/O Pins
Figure 7. Boundary Scan Register Circuit for Input-Only Pins
Normal
Function
OE
EXTEST
Update DR
SCANOUT
(to next cell)
Clock DR
SCANIN
(from previous
cell)
Shift DR
Normal
Function
TOE
DQ
D
1
0
1
0
1
0
Q
DQ
I/O Pin
Reset
BSCAN
Registers
BSCAN
Latches
HIGHZ
0
PROG_MODE
EXTEST
1
0
1
SCANOUT
(to next cell)
Clock DR
SCANIN
(from previous
cell)
Shift DR
DQ
Input Pin
0
1
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