Specifications ispLSI 5256VA 7 Global Clock Distribution The ispLSI 5000V Family has four dedicated clock input pins: CLK0 - CLK3. CLK0 input i" />
參數(shù)資料
型號： ISPLSI 5256VA-70LB272I
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 25/27頁
文件大小： 0K
描述： IC PLD ISP 192I/O 15NS 272BGA
標(biāo)準(zhǔn)包裝： 40
系列： ispLSI® 5000VA
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時間 tpd(1)： 15.0ns
電壓電源 - 內(nèi)部： 3 V ~ 3.6 V
邏輯元件/邏輯塊數(shù)目： 8
宏單元數(shù)： 256
門數(shù)： 12000
輸入/輸出數(shù)： 192
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 272-BBGA
供應(yīng)商設(shè)備封裝： 272-BGA（27x27）
包裝： 托盤
其它名稱： ISPLSI5256VA-70LB272I
Specifications ispLSI 5256VA
7
Global Clock Distribution
The ispLSI 5000V Family has four dedicated clock input
pins: CLK0 - CLK3. CLK0 input is used as the dedicated
master clock that has the lowest internal clock skew with
no clock inversion to maintain the fastest internal clock
speed. The clock inversion is available on the remaining
CLK1 - CLK3 signals. By sharing the pins with the I/O
pins, CLK2 and CLK3 can not only be inverted but also is
available for logic implementation through GRP signal
routing. Figure 5 shows these different clock distribution
options.
Figure 5. ispLSI 5000V Global Clock Structure
CLK0
CLK1
CLK 0
CLK 1
IO/CLK 2
IO/CLK 3
CLK2
CLK3
To GRP
SET/RESET
GSET/GRST
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PDF描述
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ISPLSI5256VE-100LB272I 功能描述:CPLD - 復(fù)雜可編程邏輯器件 RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
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