Specifications ispLSI 2064/A USE ispLSI 2064E FOR NEW DESIGNS Internal Timing Parameters1 Over" />
參數(shù)資料
型號(hào)： ISPLSI 2064A-100LJN84
廠商： Lattice Semiconductor Corporation
文件頁(yè)數(shù)： 11/14頁(yè)
文件大小： 0K
描述： IC PLD ISP 64I/O 10NS 84PLCC
標(biāo)準(zhǔn)包裝： 15
系列： ispLSI® 2000A
可編程類(lèi)型： 系統(tǒng)內(nèi)可編程
最大延遲時(shí)間 tpd(1)： 10.0ns
電壓電源 - 內(nèi)部： 4.75 V ~ 5.25 V
邏輯元件/邏輯塊數(shù)目： 16
宏單元數(shù)： 64
門(mén)數(shù)： 2000
輸入/輸出數(shù)： 64
工作溫度： 0°C ~ 70°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 84-LCC（J 形引線）
供應(yīng)商設(shè)備封裝： 84-PLCC（29.31x29.31）
包裝： 管件
其它名稱(chēng)： ISPLSI2064A-100LJN84
6
Specifications ispLSI 2064/A
USE
ispLSI
2064E
FOR
NEW
DESIGNS
Internal Timing Parameters1
Over Recommended Operating Conditions
–
1.2
4.0
–
4.1
–
2.7
–
0.2
1.5
1.3
4.5
5.0
5.7
6.0
6.5
0.5
–
0.2
1.1
4.8
7.3
5.6
0.8
0.3
1.2
10.0
3.2
3.8
2.3
6.9
-125
-80
MAX.
MIN. MAX.
MIN.
–
0.8
3.0
–
3.3
–
2.3
–
1.4
6.0
–
5.6
–
3.6
–
-100
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
Input Buffer Delay
Dedicated Input Delay
GRP Delay
4 Product Term Bypass Comb. Path Delay
4 Product Term Bypass Reg. Path Delay
1 Product Term/XOR Path Delay
20 Product Term/XOR Path Delay
XOR Adjacent Path Delay3
GLB Register Bypass Delay
GLB Register Setup Time before Clock
GLB Register Hold Time after Clock
GLB Register Clock to Output Delay
GLB Register Reset to Output Delay
GLB Product Term Reset to Register Delay
GLB Product Term Output Enable to I/O Cell Delay
GLB Product Term Clock Delay
ORP Delay
ORP Bypass Delay
Output Buffer Delay
Output Slew Limited Delay Adder
I/O Cell OE to Output Enabled
I/O Cell OE to Output Disabled
Global Output Enable
Clock Delay, Y0 to Global GLB Clock Line (Ref. clock)
Clock Delay, Y1 or Y2 to Global GLB Clock Line
Global Reset to GLB
1.8
4.4
2.6
8.1
6.8
8.0
8.8
9.8
1.3
–
0.4
1.6
8.6
9.0
10.2
2.0
0.5
2.0
10.0
4.6
7.4
3.6
11.4
tio
tdin
tgrp
t4ptbp
t1ptxor
t20ptxor
txoradj
tgbp
tgsu
tgh
tgco
tgro
tptre
tptoe
tptck
torp
torpbp
tob
tsl
toen
todis
tgoe
tgy0
tgy1/2
tgr
UNITS
#
2
Inputs
GRP
DESCRIPTION
GLB
PARAMETER
ORP
Outputs
1. Internal Timing Parameters are not tested and are for reference only.
2. Refer to Timing Model in this data sheet for further details.
3. The XOR adjacent path can only be used by hard macros.
ns
Table 2- 0036C/2064-130
0.5
2.2
1.7
5.8
6.8
7.3
8.0
0.5
–
0.3
1.3
6.1
8.6
7.1
1.4
0.4
1.6
10.0
4.2
4.8
2.7
9.2
Clocks
Global Reset
Select
devices
have
been
discontinued.
See
Ordering
Information
section
for
product
status.
相關(guān)PDF資料
PDF描述
TAP475K006CRW CAP TANT 4.7UF 6.3V 10% RADIAL
VE-2NW-EV-F4 CONVERTER MOD DC/DC 5.5V 150W
ISL61853BIRZ-T IC USB PWR CTRLR DUAL 10DFN
VE-B7J-CY-F4 CONVERTER MOD DC/DC 36V 50W
VE-2NW-EV-F3 CONVERTER MOD DC/DC 5.5V 150W
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
ispLSI2064A-100LJN84 功能描述:CPLD - 復(fù)雜可編程邏輯器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類(lèi)型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
ispLSI2064A-100LT100 功能描述:CPLD - 復(fù)雜可編程邏輯器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類(lèi)型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
ISPLSI2064A100LT100I 制造商:LATTICE 功能描述:New
ispLSI2064A-100LTN100 功能描述:CPLD - 復(fù)雜可編程邏輯器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類(lèi)型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
ispLSI2064A-125LJ84 功能描述:CPLD - 復(fù)雜可編程邏輯器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類(lèi)型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
發(fā)布緊急采購(gòu)，3分鐘左右您將得到回復(fù)。

采購(gòu)需求

(若只采購(gòu)一條型號(hào)，填寫(xiě)一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購(gòu)。也可以進(jìn)入我的后臺(tái)，查看報(bào)價(jià)

發(fā)布成功！您可以繼續(xù)發(fā)布采購(gòu)。也可以進(jìn)入我的后臺(tái)，查看報(bào)價(jià)

*型號(hào) *數(shù)量 廠商 批號(hào) 封裝
添加更多采購(gòu)

我的聯(lián)系方式

*
*
*