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參數(shù)資料
| 型號(hào)： | ISPLSI 1048E-70LTN |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁(yè)數(shù)： | 13/17頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC PLD ISP 96I/O 15NS 128TQFP |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 系列： | ispLSI® 1000E |
| 可編程類型： | 系統(tǒng)內(nèi)可編程 |
| 最大延遲時(shí)間 tpd(1)： | 15.0ns |
| 電壓電源 - 內(nèi)部： | 4.75 V ~ 5.25 V |
| 邏輯元件/邏輯塊數(shù)目： | 48 |
| 門數(shù)： | 8000 |
| 輸入/輸出數(shù)： | 96 |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 128-LQFP |
| 供應(yīng)商設(shè)備封裝： | 128-TQFP（14x14） |
| 包裝： | 托盤 |
| 其它名稱： | 220-1600 ISPLSI 1048E-70LTN-ND ISPLSI1048E-70LTN |
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Specifications ispLSI 1048E
5
USE
ispLSI
1048EA
FOR
NEW
DESIGNS
External Timing Parameters
Over Recommended Operating Conditions
tpd1
UNITS
TEST
COND.
1. Unless noted otherwise, all parameters use a GRP load of 4 GLBs, 20 PTXOR path, ORP and Y0 clock.
2. Refer to Timing Model in this data sheet for further details.
3. Standard 16-bit counter using GRP feedback.
4. Reference Switching Test Conditions section.
Table 2-0030A/1048E
1
4
3
1
tsu2 + tco1
(
)
-90
MIN. MAX.
DESCRIPTION
#
2
PARAMETER
A
1
Data Propagation Delay, 4PT Bypass, ORP Bypass
–
10.0
ns
tpd2
A
2
Data Propagation Delay, Worst Case Path
–
ns
fmax (Int.)
A
3
Clock Frequency with Internal Feedback
90.9
–
MHz
fmax (Ext.)
–
4
Clock Frequency with External Feedback
–
MHz
fmax (Tog.)
–
5
Clock Frequency, Max. Toggle
–
MHz
tsu1
–
6
GLB Reg. Setup Time before Clock,4 PT Bypass
–
ns
tco1
A
7
GLB Reg. Clock to Output Delay, ORP Bypass
–
ns
th1
–
8
GLB Reg. Hold Time after Clock, 4 PT Bypass
–
ns
tsu2
–
9
GLB Reg. Setup Time before Clock
–
ns
tco2
–
10
GLB Reg. Clock to Output Delay
–
ns
th2
–
11
GLB Reg. Hold Time after Clock
–
ns
tr1
A
12
Ext. Reset Pin to Output Delay
–
ns
trw1
–
13
Ext. Reset Pulse Duration
–
ns
tptoeen
B
14
Input to Output Enable
–
ns
tptoedis
C
15
Input to Output Disable
–
ns
twh
–
18
External Synchronous Clock Pulse Duration, High
4.0
ns
twl
–
19
External Synchronous Clock Pulse Duration, Low
4.0
ns
tsu3
–
20
I/O Reg. Setup Time before Ext. Sync Clock (Y2, Y3)
–
ns
th3
–
21
I/O Reg. Hold Time after Ext. Sync. Clock (Y2, Y3)
–
ns
71.0
125.0
6.5
0.0
7.5
0.0
6.5
4.0
0.0
12.5
6.5
7.5
13.5
15.0
–
(
)
1
twh + twl
tgoeen
B
16
Global OE Output Enable
–
ns
9.0
tgoedis
C
17
Global OE Output Disable
–
ns
-125
MIN. MAX.
–
7.5
–
125.0
–
0.0
6.5
–
0.0
–
5.0
–
3.0
–
0.0
–
91.0
167.0
5.5
4.5
–
5.5
–
10.0
–
12.0
–
10.0
–
7.0
–
7.0
9.0
-100
MIN. MAX.
–
10.0
–
100.0
–
4.0
–
71.0
125.0
6.5
0.0
7.5
0.0
6.5
3.5
0.0
12.5
6.5
7.5
13.5
15.0
–
9.0
–
9.0
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參數(shù)描述 |
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| ISPLSI1048E70LTNI | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable High Density PLD |
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