Specifications ispLSI 1024 7 Internal Timing Parameters1 ns – 6.0 4.6 1.3 4.6 1.3 – 4.0 6.7 6.0 " />
參數(shù)資料
型號(hào)： ISPLSI 1024-60LJ
廠商： Lattice Semiconductor Corporation
文件頁(yè)數(shù)： 13/14頁(yè)
文件大?。?/td> 0K
描述： IC PLD ISP 48I/O 20NS 68PLCC
標(biāo)準(zhǔn)包裝： 18
系列： ispLSI® 1000
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時(shí)間 tpd(1)： 20.0ns
電壓電源 - 內(nèi)部： 4.75 V ~ 5.25 V
邏輯元件/邏輯塊數(shù)目： 24
門(mén)數(shù)： 4000
輸入/輸出數(shù)： 48
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 68-LCC（J 形引線）
供應(yīng)商設(shè)備封裝： 68-PLCC（24.23x24.23）
包裝： 管件
其它名稱： ISPLSI1024-60LJ
Specifications ispLSI 1024
7
Internal Timing Parameters1
ns
–
6.0
4.6
1.3
4.6
1.3
–
4.0
6.7
6.0
7.3
6.6
7.3
6.6
12.0
Outputs
tob
toen
todis
Clocks
tgy0
tgy1/2
tgcp
tioy2/3
tiocp
Global Reset
tgr
47
48
49
50
51
52
53
54
55
Output Buffer Delay
I/O Cell OE to Output Enabled
I/O Cell OE to Output Disabled
Clock Delay, Y0 to Global GLB Clock Line (Ref. clock)
Clock Delay, Y1 or Y2 to Global GLB Clock Line
Clock Delay, Clock GLB to Global GLB Clock Line
Clock Delay, Y2 or Y3 to I/O Cell Global Clock Line
Clock Delay, Clock GLB to I/O Cell Global Clock Line
Global Reset to GLB and I/O Registers
MIN. MAX.
DESCRIPTION
PARAMETER
UNITS
-60
#
2
–
4.5
3.5
1.0
3.5
1.0
–
3.0
5.0
4.5
5.5
5.0
5.5
5.0
9.0
MIN. MAX.
-80
1. Internal Timing Parameters are not tested and are for reference only.
2. Refer to Timing Model in this data sheet for further details.
–
3.6
2.8
0.8
2.8
0.8
–
2.4
4.0
3.6
4.4
4.0
4.4
4.0
8.2
MIN. MAX.
-90
ALL
DEVICES
DISCONTINUED
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