Specifications ispLSI 1016E USE ispLSI 1016EA FOR NEW DESIGNS Internal Timing Parameters1
參數(shù)資料
型號(hào)： ISPLSI 1016E-125LTN44
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 10/13頁
文件大?。?/td> 0K
描述： IC PLD ISP 32I/O 125MHZ 44TQFP
標(biāo)準(zhǔn)包裝： 160
系列： ispLSI® 1000E
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時(shí)間 tpd(1)： 7.5ns
電壓電源 - 內(nèi)部： 4.75 V ~ 5.25 V
邏輯元件/邏輯塊數(shù)目： 16
門數(shù)： 2000
輸入/輸出數(shù)： 32
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 44-TQFP
供應(yīng)商設(shè)備封裝： 44-TQFP（10x10）
包裝： 托盤
其它名稱： ISPLSI1016E-125LTN44
6
Specifications ispLSI 1016E
USE
ispLSI
1016EA
FOR
NEW
DESIGNS
Internal Timing Parameters1
tiobp
1. Internal Timing Parameters are not tested and are for reference only.
2. Refer to Timing Model in this data sheet for further details.
3. The XOR Adjacent path can only be used by Lattice hard macros.
Table 2-0036-16/125,100, 80
Inputs
UNITS
-125
MIN.
-100
MIN.
MAX.
DESCRIPTION
#
2
PARAMETER
22 I/O Register Bypass
–
0.4
ns
tiolat
23 I/O Latch Delay
–
2.4
ns
tgrp1
29 GRP Delay, 1 GLB Load
–
1.9
ns
GLB
t1ptxor
36 1 Product Term/XOR Path Delay
––
6.1
ns
t20ptxor
37 20 Product Term/XOR Path Delay
––
6.1
ns
txoradj
38 XOR Adjacent Path Delay
––
6.6
ns
tgbp
39 GLB Register Bypass Delay
––
1.6
ns
tgsu
40 GLB Register Setup Time before Clock
–
0.2
–
ns
tgh
41 GLB Register Hold Time after Clock
–
2.5
–
ns
tgco
42 GLB Register Clock to Output Delay
–
1.9
ns
3
tgro
43 GLB Register Reset to Output Delay
–
6.3
ns
tptre
44 GLB Product Term Reset to Register Delay
–
5.1
ns
tptoe
45 GLB Product Term Output Enable to I/O Cell Delay
–
7.1
ns
tptck
46 GLB Product Term Clock Delay
4.8
5.3
ns
ORP
0.3
1.8
GRP
1.8
t4ptbpc
34 4 Product Term Bypass Path Delay (Combinatorial)
––
5.7
ns
4.4
1.0
3.9
t4ptbpr
35 4 Product Term Bypass Path Delay (Registered)
––
5.6
ns
3.9
0.2
1.5
1.8
4.4
3.5
5.5
3.2
3.5
torp
47 ORP Delay
–
1.0
ns
torpbp
48 ORP Bypass Delay
–
0.0
ns
1.0
0.0
tiosu
24 I/O Register Setup Time before Clock
3.0
3.5
–
ns
–
tioh
25 I/O Register Hold Time after Clock
-0.3
-0.4
–
ns
–
tioco
26 I/O Register Clock to Out Delay
–
5.0
ns
4.0
tior
27 I/O Register Reset to Out Delay
–
5.0
ns
4.0
tdin
28 Dedicated Input Delay
–
2.6
ns
2.2
-80
MIN. MAX.
–
0.6
3.6
4.5
-0.6
7.5
3.9
2.9
7.1
8.2
8.3
1.9
8.1
7.3
-0.6
4.3
2.9
7.0
7.2
9.7
6.8
7.5
1.5
0.0
tgrp16
32 GRP Delay, 16 GLB Loads
––
3.1
ns
tgrp4
30 GRP Delay, 4 GLB Loads
––
2.2
ns
2.4
1.9
tgrp8
31 GRP Delay, 8 GLB Loads
––
2.5
ns
2.1
–
4.7
3.3
3.8
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ISPLSI1016E80LJI 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable High Density PLD
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