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參數(shù)資料
| 型號(hào)： | ISPGDX160VA-3B208 |
| 廠商： | LATTICE SEMICONDUCTOR CORP |
| 元件分類： | PLD |
| 英文描述： | In-System Programmable 3.3V Generic Digital CrosspointTM |
| 中文描述： | EE PLD, 3.5 ns, PBGA208 |
| 封裝： | FBGA-208 |
| 文件頁(yè)數(shù)： | 20/37頁(yè) |
| 文件大?。?/td> | 464K |
| 代理商： | ISPGDX160VA-3B208 |
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20
Specifications
ispGDX160V
-5
-7
PARAMETER #
Inputs
t
io
GRP
t
grp
MUX
t
muxd
t
muxexp
t
muxs
t
muxsio
t
muxsg
t
muxselexp
Register
t
iolat
t
iosu
t
ioh
t
ioco
t
ior
t
cesu
t
ceh
Data Path
t
fdbk
t
iobp
t
ioob
t
muxcg
t
muxcio
t
iodg
t
iodio
Outputs
t
ob
t
obs
t
oeen
t
oedis
t
goe
t
toe
Clocks
t
ioclk
t
gclk
t
gclkeng
t
gclkenio
t
ioclkeng
Global Reset
t
gr
1. Internal Timing Parameters are not tested and are for reference only.
2. Refer to the Timing Model in this data sheet for further details.
DESCRIPTION
1
MIN. MAX. MIN. MAX. UNITS
32
Input Buffer Delay
—
0.9
—
1.4
ns
33
GRP Delay
—
1.1
—
1.1
ns
34
35
36
37
38
39
I/O Cell MUX A/B/C/D Data Delay
I/O Cell MUX A/B/C/D Expander Delay
I/O Cell Data Select
I/O Cell Data Select (I/O Clk)
I/O Cell Data Select (Yx Clk)
I/O Cell MUX Data Select Expander Delay
—
—
—
—
—
—
1.5
2.0
3.0
4.5
3.5
3.5
—
—
—
—
—
—
2.0
2.5
4.0
6.5
4.5
4.5
ns
ns
ns
ns
ns
ns
40
41
42
43
44
45
46
I/O Latch Delay
I/O Register Setup Time Before Clock
I/O Register Hold Time After Clock
I/O Register Clock to Output Delay
I/O Reset to Output Delay
I/O Clock Enable Setup Time Before Clock
I/O Clock Enable Hold Time After Clock
—
—
—
—
—
—
—
1.0
2.0
1.5
0.5
1.5
2.0
0.5
—
—
—
—
—
—
—
1.0
3.2
2.3
0.5
1.5
2.5
1.0
ns
ns
ns
ns
ns
ns
ns
47
48
49
50
51
52
53
I/O Register Feedback Delay
I/O Register Bypass Delay
I/O Register Output Buffer Delay
I/O Register A/B/C/D Data Input MUX Delay (Yx Clk)
I/O Register A/B/C/D Data Input MUX Delay (I/O Clk)
I/O Register I/O MUX Delay (Yx Clk)
I/O Register I/O MUX Delay (I/O Clk)
—
—
—
—
—
—
—
0.9
0.0
0.0
2.0
3.0
4.0
5.0
—
—
—
—
—
—
—
1.2
0.3
0.6
2.5
4.5
5.0
7.0
ns
ns
ns
ns
ns
ns
ns
54
55
56
57
58
59
Output Buffer Delay
Output Buffer Delay (Slow Slew Option)
I/O Cell OE to Output Enable
I/O Cell OE to Output Disable
GRP Output Enable and Disable Delay
Test OE Enable and Disable Delay
—
—
—
—
—
—
1.5
9.5
4.0
4.0
0.0
5.0
—
—
—
—
—
—
2.2
14.2
6.0
6.0
0.0
6.0
ns
ns
ns
ns
ns
ns
60
61
62
63
64
I/O Clock Delay
Global Clock Delay
Global Clock Enable (Yx Clk)
Global Clock Enable (I/O Clk)
I/O Clock Enable (Yx Clk)
—
—
—
—
—
2.0
2.0
2.5
3.5
2.5
—
—
—
—
—
3.2
2.7
3.7
5.7
4.2
ns
ns
ns
ns
ns
65
Global Reset to I/O Register Latch
—
11.0
—
13.7
ns
Internal Timing Parameters
1
Over Recommended Operating Conditions
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| ISPGDX160VA-5B208 | In-System Programmable 3.3V Generic Digital CrosspointTM |
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參數(shù)描述 |
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| ISPGDX160VA-3BN208 | 功能描述:模擬和數(shù)字交叉點(diǎn) IC PROGRAMMABLE GEN DIG CROSSPOINT RoHS:否 制造商:Micrel 配置:2 x 2 封裝 / 箱體:MLF-16 數(shù)據(jù)速率:10.7 Gbps 輸入電平:CML, LVDS, LVPECL 輸出電平:CML 電源電壓-最大:3.6 V 電源電壓-最小:2.375 V 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 產(chǎn)品:Digital Crosspoint 封裝:Tube |
| ISPGDX160VA-3Q208 | 功能描述:模擬和數(shù)字交叉點(diǎn) IC PROGRAMMABLE GEN DIG CROSSPOINT RoHS:否 制造商:Micrel 配置:2 x 2 封裝 / 箱體:MLF-16 數(shù)據(jù)速率:10.7 Gbps 輸入電平:CML, LVDS, LVPECL 輸出電平:CML 電源電壓-最大:3.6 V 電源電壓-最小:2.375 V 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 產(chǎn)品:Digital Crosspoint 封裝:Tube |
| ISPGDX160VA-5B208 | 功能描述:模擬和數(shù)字交叉點(diǎn) IC 3.3V 160 I/O RoHS:否 制造商:Micrel 配置:2 x 2 封裝 / 箱體:MLF-16 數(shù)據(jù)速率:10.7 Gbps 輸入電平:CML, LVDS, LVPECL 輸出電平:CML 電源電壓-最大:3.6 V 電源電壓-最小:2.375 V 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 產(chǎn)品:Digital Crosspoint 封裝:Tube |
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