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參數資料
| 型號： | ISP1581BD |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 總線控制器 |
| 英文描述： | Universal Serial Bus 2.0 high-speed interface device |
| 中文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PQFP64 |
| 封裝： | 10 X 10 MM, 1.40 MM HEIGHT, PLASTIC, MS-026, SOT-314-2, LQFP-64 |
| 文件頁數： | 29/73頁 |
| 文件大?。?/td> | 1819K |
| 代理商： | ISP1581BD |
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Philips Semiconductors
ISP1581
USB 2.0 HS interface device
Objective specification
Rev. 02 — 23 October 2000
29 of 73
9397 750 07648
Philips Electronics N.V. 2000. All rights reserved.
Table 35: DMA Configuration register: bit allocation
Bit
15
Symbol
reserved
14
13
12
DMA_MODE[1:0]
11
10
9
8
IGNORE_
IORDY
0
0
R/W
6
ATA_
MODE
0
0
R/W
5
BURST[2:0]
PIO_MODE[2:0]
Reset
Bus Reset
Access
Bit
Symbol
0
0
00H
00H
R/W
00H
00H
R/W
1
R/W
7
DIS_
XFER_
CNT
0
0
R/W
4
3
2
0
MODE[1:0]
reserved
WIDTH
Reset
Bus Reset
Access
00H
00H
R/W
00H
00H
R/W
0
0
1
1
R/W
R/W
Table 36: DMA Configuration register: bit description
Bit
Symbol
15
-
14
IGNORE_IORDY
13
ATA_MODE
Description
reserved
A logic 1 ignores the IORDY input signal (UDMA mode only).
A logic 1 configures the DMA core for ATA or MDMA mode.
Used when issuing DMA commands 02H to 07H, 0AH and
0CH; also used when directly accessing task file registers.
A logic 0 configures the DMA core for non-ATA mode. Used
when issuing DMA commands 00H and 01H.
These bits affect the timing for UDMA and MDMA mode:
00H —
UDMA/MDMA mode 0: ATA(PI) compatible timings
01H —
UDMA/MDMA mode 1: ATA(PI) compatible timings
02H —
UDMA/MDMA mode 2: ATA(PI) compatible timings
03H —
UDMA mode 3: enables the DMA Strobe Timing
register (see
Table 39
) for non-standard strobe durations;
only used in UDMA mode.
These bits affect the PIO timing (see
Table 84
):
00H to 04H —
PIO mode 0 to 4: ATA(PI) compatible timings
05H to 07H —
reserved.
A logic 1 disables the DMA Transfer Counter (see
Table 33
).
The transfer counter can only be disabled in GDMA slave
mode; in master mode the counter is always enabled.
12 to 11 UDMA_MODE[1:0]
10 to 8
PIO_MODE[2:0]
7
DIS_XFER_CNT
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PDF描述 |
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