參數(shù)資料
型號(hào)： ISL90842UIV1427
廠商： INTERSIL CORP
元件分類： 數(shù)字電位計(jì)
英文描述： Low Noise, Low Power, I2C Bus, 256 Taps
中文描述： QUAD 10K DIGITAL POTENTIOMETER, 2-WIRE SERIAL CONTROL INTERFACE, 256 POSITIONS, PDSO14
封裝： PLASTIC, TSSOP-14
文件頁(yè)數(shù)： 5/12頁(yè)
文件大?。?/td> 1165K
代理商： ISL90842UIV1427
5
FN8096.0
June 14, 2005
SDA vs SCL Timing
A0 and A1 Pin Timing
t
HD:STO
STOP condition hold time for
read, or volatile only write
From SDA rising edge to SCL falling edge. Both crossing
70% of V
CC
.
600
ns
t
DH
(Note 15)
Output data hold time
From SCL falling edge crossing 30% of V
CC
, until SDA
enters the 30% to 70% of V
CC
window.
0
ns
t
R
(Note 15)
SDA and SCL rise time
From 30% to 70% of V
CC
20 +
0.1 * Cb
250
ns
t
F
(Note 15)
SDA and SCL fall time
From 70% to 30% of V
CC
20 +
0.1 * Cb
250
ns
Cb
(Note 15)
Capacitive loading of SDA or
SCL
Total on-chip and off-chip
10
400
pF
Rpu
(Note 15)
SDA and SCL bus pull-up
resistor off-chip
Maximum is determined by t
R
and t
F
.
For Cb = 400pF, max is about 2~2.5k
.
For Cb = 40pF, max is about 15~20k
1
k
t
SU:A
A1 and A0 setup time
Before START condition
600
ns
t
HD:A
A1 and A0 hold time
After STOP condition
600
ns
Operating Specifications
Over the recommended operating conditions unless otherwise specified.
(Continued)
SYMBOL
PARAMETER
TEST CONDITIONS
MIN
TYP
(NOTE 1)
MAX
UNITS
t
SU:STO
t
DH
t
HIGH
t
SU:STA
t
HD:STA
t
HD:DAT
t
SU:DAT
SCL
SDA
(INPUT TIMING)
SDA
(OUTPUT TIMING)
t
F
t
LOW
t
BUF
t
AA
t
R
t
HD:A
SCL
SDA IN
A0, A1
t
SU:A
CLK 1
START
STOP
ISL90842
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