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參數(shù)資料
| 型號： | ISL6741 |
| 廠商： | Intersil Corporation |
| 英文描述： | Flexible Double Ended Voltage and Current Mode PWM Controllers(靈活的雙端電壓和電流模式PWM控制器) |
| 中文描述： | 靈活的雙端電壓和電流模式PWM控制器（靈活的雙端電壓和電流模式的PWM控制器） |
| 文件頁數(shù)： | 23/29頁 |
| 文件大小： | 635K |
| 代理商： | ISL6741 |
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23
FN9111.4
July 13, 2007
A block diagram of the feedback control loop follows in
Figure 19.
The loop compensation is placed around the Error Amplifier
(EA) on the secondary side of the converter. A Type 3 error
amplifier configuration was selected.
The control to output transfer function may be represented
as [1]
s
ω
o
where
R
o
= Output Load Resistance
L = Output Inductance
C = Output Capacitance
R
c
= Output Capacitance ESR
V
S
= Sawtooth Ramp Amplitude
Gain and phase plots of (Equation 26) appear below using
L = 4.0
μ
H, C = 150
μ
F, Rc = 28m
Ω
, Ro = 1.2
Ω
, and VIN = 75V.
The Type 3 compensation configuration has three poles and
two zeros. The first pole is at the origin, and provides the
integration characteristic which results in excellent DC
regulation. Referring to the Typical Application Schematic for
the regulated output, the remaining poles and zeros for the
compensator are located at:
From (Equation 26), it can be seen that the control to output
transfer function frequency dependence is a function of the
output load resistance, the value of output capacitor and
inductor, and the output capacitance ESR. These variations
must be considered when compensating the control loop.
The worst case small signal operating point for a voltage
mode converter tends to be at maximum Vin, maximum load,
maximum C
OUT
, and minimum ESR.
FIGURE 19. CONTROL LOOP BLOCK DIAGRAM
PWM
POWER
STAGE
Z
1
Z
2
REF
+
-
ISOLATION
ERROR AMPLIFIER
V
OUT
FIGURE 20. TYPE 3 ERROR AMPLIFIER
REF
+
-
V
OUT
V
ERR
v
o
v
c
-----
V
S
2
----------------
N
S
N
P
-------
1
------
+
1
----------------
s
ω
o
------
2
+
+
-------------------------------------------------
=
(EQ. 26)
Q
R
o
L
---------------
=
ω
o
LC
-----------
=
or
f
o
2
π
LC
-------------------
=
ω
z
R
c
C
-----------
=
or
f
z
2
π
R
c
C
------------------
=
FIGURE 21A. CONTROL-TO-OUTPUT GAIN
10
100
110
6
-20
-10
0
10
20
30
40
FREQUENCY (Hz)
G
110
5
110
4
110
3
FIGURE 21B. CONTROL-TO-OUTPUT PHASE
10
100
110
6
-200
-150
-100
-50
0
50
FREQUENCY (Hz)
P
110
5
110
4
110
3
f
p2
2
π
R21
C20
----------------------------------------
=
(EQ. 27)
f
p3
2
π
R4
C22
-------------------------------------
≈
C19
C20
(EQ. 28)
f
z1
----------------------------------------
=
(EQ. 29)
f
z2
----------------------------------------
≈
R23
R4
(EQ. 30)
ISL6740, 1SL6741
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