參數(shù)資料
型號(hào)： ISL5239
廠商： Intersil Corporation
英文描述： Pre-Distortion Linearizer
中文描述： 預(yù)失真線性化電路
文件頁(yè)數(shù)： 16/31頁(yè)
文件大?。?/td> 653K
代理商： ISL5239
16
AC Electrical Specifications
V
CCC
= 1.8± 5%, V
CCIO
= 3.3 ± 5%, T
A
= -40
o
C to 85
o
C (Note 6)
PARAMETER
SYMBOL
MIN
MAX
UNITS
CLK Frequency
f
CLK
-
125
MHz
CLK Period
t
CLK
8.0
-
ns
CLK High, FBCLK High
t
CH
3
-
ns
CLK Low, FBCLK Low
t
CL
3
-
ns
Setup Time RESET High to CLK (Note 8)
t
RS
2
-
ns
Hold RESET High from CLK
t
RH
2
-
ns
RESET Low Pulse Width (Note 7)
t
RPW
2
-
CLK Cycles
Setup Time P<15:0> to WR
t
PSW
1
-
ns
Hold Time P<15:0> from WR
t
PHW
4
-
ns
Setup Time A<5:0> to WR
t
ASW
0
-
ns
Hold Time A<5:0> from WR
t
AHW
4
-
ns
Setup Time CS to WR
t
CSW
0
-
ns
Hold Time CS from WR
t
CHW
3
-
ns
Delay Time from WR to BUSY
t
BDW
-
8
ns
Setup Time WR to CLK (Note 9)
t
WSC
3
-
ns
Hold Time WR from CLK
t
WHC
0
-
ns
WR Pulse Width High
t
WPWH
3
-
ns
WR Pulse Width Low
t
WPWL
3
-
ns
Setup Time from RD to CLK
t
RSR
1
-
ns
Hold Time RD from CLK
t
RHR
2
-
ns
Setup Time from CS to CLK
t
CSR
1
-
ns
Hold Time CS from CLK
t
CHR
2
-
ns
Setup Time from A<5:0> to CS and RD (Note 7)
t
ASR
-2
-
CLK Cycles
Setup Time from A<5:0> to CLK
t
ASC
3
-
ns
Delay Time from CS and RD to P<15:0> Enable (Note 7)
t
RE
-
8
ns
Delay Time from CS and RD to P<15:0> Disable (Note 7)
t
RD
-
6
ns
Delay Time from CLK to P<15:0> valid
t
DR1
-
7
ns
Setup Time IIN<17:0>, QIN<17:0>, or ISTRB to CLK
t
DS
2
-
ns
Hold Time IIN<17:0>, QIN<17:0>, or ISTRB from CLK
t
DH
2
-
ns
Delay Time from CLK to CLKOUT in x1 Mode
t
CC01
7
ns
Delay Time from CLK to CLKOUT in x2, x4, x8 Mode
t
CC0N
8
ns
Delay Time from CLK to IOUT<17:0>, QOUT<17:0> valid
t
PDC1
2 (Note 7)
8
ns
Time Skew from CLK to FBCLK (Note 7)
t
CFBD
-0.1
t
CLK
- 2
ns
Setup Time from FB<19:0> to FBCLK
t
FS
2
ns
Hold Time FB<19:0> from FBCLK
t
FH
1
ns
Delay Time from CLK to SERSYNC
t
SD1
2 (Note 7)
7
ns
Delay Time from CLK to SEROUT
t
SD2
2 (Note 7)
8
ns
Delay Time from CLK to SERCLK in Period_32 Mode
t
SC1
2 (Note 7)
9
ns
Delay Time from CLK to SERCLK in Period_64 or Period_128 Modes
t
SCN
2 (Note 7)
8
ns
Setup Time from SERIN to CLK (Note 7)
t
DSS
1
ns
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