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參數(shù)資料
| 型號： | ISL34321INZ |
| 廠商： | Intersil |
| 文件頁數(shù)： | 7/13頁 |
| 文件大小： | 0K |
| 描述： | IC SER/DESER LVDS SERDES 48TQFP |
| 產(chǎn)品培訓(xùn)模塊： | Solutions for Industrial Control Applications |
| 標準包裝： | 250 |
| 功能： | 串行器/解串器 |
| 輸入類型： | LVTTL/LVCMOS |
| 輸出類型： | LVTTL，LVCMOS |
| 輸入數(shù)： | 2 |
| 輸出數(shù)： | 2 |
| 電源電壓： | 1.7 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 48-TQFP 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 48-TQFP 裸露焊盤（7x7） |
| 包裝： | 托盤 |
ISL34321
3
FN6870.1
September 23, 2010
Pin Descriptions
PIN NUMBER
PIN NAME
DESCRIPTION
SERIALIZER
DESERIALIZER
47, 46
45, 44
43, 42
41, 40
9, 8
7, 6
5, 4
3, 2
RGBA7, RGBA6
RGBA5, RGBA4
RGBA3, RGBA2
RGBA1, RGBA0
RGBC7, RGBC6
RGBC5, RGBC4
RGBC3, RGBC2
RGBC1, RGBC0
Parallel video data LVCMOS inputs with
Hysteresis
Parallel video data LVCMOS outputs
16
HSYNC
Horizontal (line) Sync LVCMOS input with
Hysteresis
Horizontal (line) Sync LVCMOS output
17
VSYNC
Vertical (frame) Sync LVCMOS input with
Hysteresis
Vertical (frame) Sync LVCMOS output
15
DATAEN
Video Data Enable LVCMOS input with
Hysteresis
Video Data Enable LVCMOS output
20
PCLK_IN
Pixel clock LVCMOS input
PLL reference clock LVCMOS input
39
PCLK_OUT
Default; not used
Recovered clock LVCMOS output
33, 32
SERIOP, SERION
High-speed differential serial I/O
High speed differential serial I/O
18
VHSYNCPOL
CMOS input for HSYNC and VSYNC Polarity
1: HSYNC & VSYNC active low
0: HSYNC & VSYNC active high
19
VIDEO_TX
CMOS input for video flow direction
1: video serializer
0: video deserializer
24, 23
25, 26
27
MASTER
I2C Master Mode
1: Master
0: Slave
12
RSTB/PDB
CMOS input for Reset and Power-down. For normal operation, this pin must be forced
high. When this pin is forced low, the device will be reset. If this pin stays low, the device
will be in PD mode.
10
STATUS
CMOS output for Receiver Status:
1: Valid 8b/10b data received
0: otherwise
Note: serializer and deserializer switch roles during side-channel reverse traffic
28
REF_RES
Analog bias setting resistor connection; use 3.16kΩ ±1% to ground
21
GND_P (Note 2)
PLL Ground
37, 48
GND_IO (Note 2)
Digital (Parallel and Control) Ground
35
GND_CDR (Note 2) Analog (Serial) Data Recovery Ground
31
GND_TX (Note 2)
Analog (Serial) Output Ground
29
GND_AN (Note 2)
Analog Bias Ground
13
GND_CR (Note 2)
Core Logic Ground
14
VDD_CR
Core Logic VDD
34
VDD_TX
Analog (Serial) Output VDD
30
VDD_AN
Analog Bias VDD
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PDF描述 |
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