參數(shù)資料
型號： IDT82P2281PFG
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 323/371頁
文件大?。?/td> 0K
描述： TXRX T1/E1/J1 LONG/SHORT 80-TQFP
標(biāo)準(zhǔn)包裝： 30
類型： 收發(fā)器
規(guī)程： T1，E1，J1
電源電壓： 3 V ~ 3.6 V
安裝類型： 表面貼裝
封裝/外殼： 80-LQFP
供應(yīng)商設(shè)備封裝： 80-TQFP（14x14）
包裝： 托盤
其它名稱： 800-2344
82P2281PFG
IDT82P2281PFG-ND
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IDT82P2281
SINGLE T1/E1/J1 LONG HAUL / SHORT HAUL TRANSCEIVER
Functional Description
55
August 20, 2009
3.11
HDLC RECEIVER
The HDLC Receiver extracts the HDLC data stream from the
selected position and processes the data according to the selected
mode.
3.11.1
HDLC CHANNEL CONFIGURATION
In T1/J1 mode ESF & T1 DM formats, three HDLC Receivers (#1,
#2 & #3) are provided for HDLC extraction from the received data
stream. In T1/J1 mode SF & SLC-96 formats, two HDLC Receivers (#2
& #3) are provided for HDLC extraction. In E1 mode, three HDLC
Receivers (#1, #2 & #3) are provided for HDLC extraction. Except in T1/
J1 mode ESF & T1 DM formats, the HDLC channel of HDLC #1 is fixed
in the DL bit (in ESF format) and D bit in CH24 (in T1 DM format) respec-
tively (refer to Table 13 & Table 14), the other HDLC channels are con-
figured as follows:
1. Set the EVEN bit and/or the ODD bit to select the even and/or
odd frames;
2. Set the TS[4:0] bits to define the channel/timeslot of the
assigned frame;
3. Set the BITEN[7:0] bits to select the bits of the assigned channel/
timeslot.
Then all the functions of the HDLC Receiver will be enabled only if
the corresponding RDLEN bit is set to ‘1’.
3.11.2
HDLC MODE
Setting the RHDLCM bit to ‘0’ (default) in the corresponding HDLC
Receiver selects the HDLC mode (per Q.921).
The structure of a standard HDLC packet consists of the following
parts as shown in Figure 14. Each HDLC packet starts with a 7E (Hex)
opening flag and ends with the same flag. The closing flag may also
serve as the opening flag of the next HDLC packet. Following the open-
ing flag, two-byte address is compared if the address comparison mode
is selected. Before the closing flag, two bytes of CRC-CCITT frame
check sequences (FCS) are provided to check all the HDLC packet
(excluding the opening flag and closing flag).
Figure 14. Standard HDLC Packet
After the stuffed zero (the zero following five consecutive ’One’s) is
discarded, the data stream between the opening flag and the FCS is
divided into blocks. Each block (except the last block) has 32 bytes. The
block will be pushed into a FIFO with one-byte overhead ahead until any
of the following invalid packet conditions occurs:
- A packet with error FCS;
- The data between the opening flag and the closing flag is less
than 5 bytes (including the FCS, excluding the flags);
Table 29: Related Bit / Register In Chapter 3.11.1
Bit
Register
Address (Hex)
EVEN
RHDLC1 Assignment (E1 only) / RHDLC2 Assignment /
RHDLC3 Assignment
08C (E1 only) / 08D / 08E
ODD
TS[4:0]
BITEN[7:0]
RHDLC1 Bit Select (E1 only) / RHDLC2 Bit Select /
RHDLC3 Bit Select
08F (E1 only) / 090 / 091
RDLEN3
RHDLC Enable Control
08B
RDLEN2
RDLEN1
Flag
one byte
'01111110'
FCS
two bytes
Information
n bytes
Control
one byte
Address
(optional)
low byte
address
one byte
high byte
address
one byte
Flag
one byte
'01111110'
b7
b0
C/R
b7
相關(guān)PDF資料
PDF描述
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LTC2498CUHF#PBF IC ADC 24BIT 16CH 38-QFN
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參數(shù)描述
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IDT82P2282_09 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:Dual T1/E1/J1 Long Haul / Short Haul Transceiver
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