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參數(shù)資料
| 型號(hào)： | IDT74SSTV16857PAG |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 1/7頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC BUFFER 14BIT SSTL I/O 48TSSOP |
| 標(biāo)準(zhǔn)包裝： | 39 |
| 系列： | 74SSTV |
| 邏輯類型： | 寄存緩沖器，帶 SSTL_2 輸入和輸出 |
| 電源電壓： | 2.3 V ~ 2.7 V |
| 位數(shù)： | 14 |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 48-TFSOP（0.240"，6.10mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 48-TSSOP |
| 包裝： | 管件 |
| 其它名稱： | 74SSTV16857PAG 800-1698 800-1698-5 800-1698-ND |
1
INDUSTRIALTEMPERATURERANGE
IDT74SSTV16857
14-BIT REGISTERED BUFFER WITH SSTL I/O
February 2009
2003 Integrated Device Technology, Inc.
DSC-5737/8
c
IDT74SSTV16857
INDUSTRIAL TEMPERATURE RANGE
FUNCTIONAL BLOCK DIAGRAM
14-BIT REGISTERED
BUFFER WITH SSTL I/O
DESCRIPTION:
The SSTV16857 is a 14-bit registered buffer designed for 2.3V-2.7V
VDD for PC1600-PC2700, and 2.5V-2.7V VDD for PC3200, and supports
low standby operation. All data inputs and outputs are SSTL_2 level
compatible with JEDEC standard for SSTL_2.
RESET is an LVCMOS input since it must operate predictably during the
power-up phase. RESET, which can be operated independent of CLK and
CLK, must be held in the low state during power-up in order to ensure
predictable outputs (low state) before a stable clock has been applied.
RESET, when in the low state, will disable all input receivers, reset all
registers,andforcealloutputstoalowstate,beforeastableclockhasbeen
applied. Withinputsheldlowandastableclockapplied,outputswillremain
low during the Low-to-High transition of RESET.
FEATURES:
1:1 registered buffer
Meets or exceeds JEDEC standards for SSTV16857 and
SSTVN16857
2.3V to 2.7V operation for PC1600, PC2100, and PC2700
2.5V to 2.7V operation for PC3200
SSTL_2 Class II style data inputs/outputs
Differential CLK input
RESET control compatible with LVCMOS levels
Flow-through architecture for optimum PCB design
Drive up to equivalent of 18 SDRAM loads
Latch-up performance exceeds 100mA
ESD >2000V per MIL-STD-883, Method 3015; >200V using
machine model (C = 200pF, R = 0)
Available in TSSOP package
The IDT logo is a registered trademark of Integrated Device Technology, Inc.
APPLICATIONS:
Along with CSPT857C/D, Zero Delay PLL Clock buffer, provides
complete solution for DDR1 DIMMs
34
38
39
35
48
R
1D
C1
1
Q1
RESET
CK
VREF
D1
TO 13 OTHER CHANNELS
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IDT74SSTV16859PAG8 | IC BUFFER 13-26BIT SSTL 64-TSSOP |
| IDT74SSTVF16857PAG | IC BUFFER 14BIT SSTL I/O 48-TSSO |
| IDT74SSTVF16859PAG | IC BUFFER 13-26BIT SSTL 64-TSSOP |
| IDT74SSTVN16859CPAG8 | IC BUFFER 13-26BIT SSTL 64-TSSOP |
| IDT74SSTVN16859PAG8 | IC BUFFER 13-26BIT SSTL 64-TSSOP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| IDT74SSTV16857PAG8 | 功能描述:IC BUFFER 14BIT SSTL I/O 48TSSOP RoHS:是 類別:集成電路 (IC) >> 邏輯 - 專用邏輯 系列:74SSTV 產(chǎn)品變化通告:Product Discontinuation 25/Apr/2012 標(biāo)準(zhǔn)包裝:1,500 系列:74SSTV 邏輯類型:DDR 的寄存緩沖器 電源電壓:2.3 V ~ 2.7 V 位數(shù):14 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:48-TFSOP（0.240"，6.10mm 寬） 供應(yīng)商設(shè)備封裝:48-TSSOP 包裝:帶卷 (TR) |
| IDT74SSTV16859NLG | 功能描述:IC BUFFER 13-26BIT SSTL 56VFQFPN RoHS:是 類別:集成電路 (IC) >> 邏輯 - 專用邏輯 系列:74SSTV 產(chǎn)品變化通告:Product Discontinuation 25/Apr/2012 標(biāo)準(zhǔn)包裝:1,500 系列:74SSTV 邏輯類型:DDR 的寄存緩沖器 電源電壓:2.3 V ~ 2.7 V 位數(shù):14 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:48-TFSOP（0.240"，6.10mm 寬） 供應(yīng)商設(shè)備封裝:48-TSSOP 包裝:帶卷 (TR) |
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