參數(shù)資料
型號(hào): IDT74FCT162344ATPA8
廠商: INTEGRATED DEVICE TECHNOLOGY INC
元件分類: 總線收發(fā)器
英文描述: FCT SERIES, QUAD 2-BIT DRIVER, TRUE OUTPUT, PDSO56
封裝: TSSOP-56
文件頁(yè)數(shù): 5/6頁(yè)
文件大小: 78K
代理商: IDT74FCT162344ATPA8
5
IDT74FCT162344AT/CT/ET
FASTCMOSADDRESS/CLOCKDRIVER
INDUSTRIALTEMPERATURERANGE
Pulse
Generator
R T
D.U.T
.
V CC
VIN
C L
VOU
T
50pF
500
500
7.0V
3V
1.5V
0V
3V
1.5V
0V
3V
1.5V
0V
3V
1.5V
0V
DATA
INPUT
TIMING
INPUT
ASYNCHRONOUS CONTROL
PRESET
CLEAR
ETC.
SYNCHRONOUS CONTROL
tSU
tH
tREM
tSU
tH
HIGH-LOW-HIGH
PULSE
LOW-HIGH-LOW
PULSE
tW
1.5V
SAME PHASE
INPUT TRANSITION
3V
1.5V
0V
1.5V
VOH
tPLH
OUTPU
T
OPPOSITE PHASE
INPUT TRANSITION
3V
1.5V
0V
tPLH
tPHL
VO
L
CONTROL
INPUT
3V
1.5V
0V
3.5V
0V
OUTPUT
NORMALLY
LOW
OUTPUT
NORMALLY
HIGH
SWITCH
CLOSED
SWITCH
OPEN
VO
L
0.3V
tPL
Z
tPZ
L
tPZH
tPHZ
3.5V
0V
1.5V
ENABLE
DISABLE
VOH
PRESET
CLEAR
CLOCK ENABLE
ETC.
tPLH1
OUTPUT 1
OUTPUT 2
tSK1(o
)
tPLH2
3V
0V
VOH
1.5V
VO
L
VOH
1.5V
VO
L
INPUT
tPHL1
tPHL2
tSK1(o
)
tSKn(o) = |tPLH2 - tPLH1| or |tPHL2 -
tPLH1|
TEST CIRCUITS AND WAVEFORMS
Propagation Delay
Test Circuits for All Outputs
Enable and Disable Times
Set-up, Hold, and Release Times
Pulse Width
Output Skew – tSKn(o)
Test
Switch
Open Drain
Disable Low
Closed
Enable Low
All Other Tests
Open
SWITCH POSITION
DEFINITIONS:
CL = Load capacitance: includes jig and probe capacitance.
RT = Termination resistance: should be equal to ZOUT of the Pulse Generator.
NOTES:
1. Diagram shown for input Control Enable-LOW and input Control Disable-HIGH.
2. Pulse Generator for All Pulses: Rate
≤ 1.0MHz; tF ≤ 2.5ns; tR ≤ 2.5ns.
NOTES:
1. For tSK1(o) OUTPUT1 and OUTPUT2 are in the same bank.
2. For tSK2(o) OUTPUT1 and OUTPUT2 are in different banks on the same part.
相關(guān)PDF資料
PDF描述
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IDT74FCT162374ATPVG8 FCT SERIES, DUAL 8-BIT DRIVER, TRUE OUTPUT, PDSO48
IDT74FCT162374CTPV8 FCT SERIES, DUAL 8-BIT DRIVER, TRUE OUTPUT, PDSO48
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參數(shù)描述
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