IDT72V801/72V8211/72V821/72V831/72V841/72V851 3.3V DUAL CMOS SyncFIFOTM DUAL 256 x 9, DUAL 512 x 9, " />
參數(shù)資料
型號(hào)： IDT72V851L10TFG
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 3/16頁
文件大?。?/td> 0K
描述： IC FIFO 8192X9 DUAL SYNC 64TQFP
標(biāo)準(zhǔn)包裝： 80
系列： 72V
功能： 異步
存儲(chǔ)容量： 72K（4K x 18）
數(shù)據(jù)速率： 100MHz
訪問時(shí)間： 10ns
電源電壓： 3 V ~ 3.6 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 64-LQFP
供應(yīng)商設(shè)備封裝： 64-TQFP（10x10）
包裝： 托盤
11
IDT72V801/72V8211/72V821/72V831/72V841/72V851 3.3V DUAL CMOS SyncFIFOTM
DUAL 256 x 9, DUAL 512 x 9, DUAL 1K x 9, DUAL 2K x 9, DUAL 4K x 9, DUAL 8K x 9
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
OCTOBER 22, 2008
NOTE:
1. Only one of the two Write Enable inputs,
WEN1 or WEN2, needs to go inactive to inhibit writes to the FIFO.
Figure 8. Full Flag Timing
Figure 9. Empty Flag Timing
NOTE:
1. When tSKEW1
≥ minimum specification, tFRL maximum = tCLK + tSKEW1
When tSKEW1 < minimum specification, tFRL maximum = 2tCLK + tSKEW1 or tCLK + tSKEW1
The Latency Timings apply only at the Empty Boundary (
EFA, EFB = LOW).
WCLKA
(WCLKB)
DA0 - DA8
(DB0 - DB8)
FFA (FFB)
WENA1
(WENB1)
WENA2
(WENB2)
(If Applicable)
RCLKA
(RCLKB)
RENA1
(RENB2)
QA0 - QA8
(QB0 - QB8)
OEA
(OEB)
4093 drw 10
tSKEW1
tDS
tSKEW1
tENH
NEXT DATA READ
DATA READ
tWFF
tENS
DATA IN OUTPUT REGISTER
LOW
NO WRITE
tA
tENS
(1)
tENS
(1)
tENH
NO WRITE
tDH
tA
tDS
tENS
tENH
tENS
tENH
tENS
tENH
tENS
tENH
DATA WRITE 2
WCLKA (WCLKB)
DA0 - DA8
(DB0 - DB8)
RCLKA (RLCKB)
EFA (EFB)
RENA1, RENA2
(RENB1, RENB2)
OEA (OEB)
QA0 - QA8
(QB0 - QB8)
DATA READ
tSKEW1
(1)
tFRL
DATA IN OUTPUT REGISTER
(1)
tSKEW1
LOW
WENA2 (WENB2)
(If Applicable)
tREF
WENA1, (WENB1)
4093 drw 11
DATA WRITE 1
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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