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參數(shù)資料
| 型號： | IDT72V3673L15PF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 29/30頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC SYNCFIFO 8192X36 10NS 128TQFP |
| 標(biāo)準(zhǔn)包裝： | 36 |
| 系列： | 72V |
| 功能： | 異步，同步 |
| 存儲容量： | 288K（8K x 36） |
| 數(shù)據(jù)速率： | 67MHz |
| 訪問時(shí)間： | 15ns |
| 電源電壓： | 3.15 V ~ 3.45 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 128-LQFP |
| 供應(yīng)商設(shè)備封裝： | 128-TQFP（14x20） |
| 包裝： | 托盤 |
| 其它名稱： | 72V3673L15PF |
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8
COMMERCIALTEMPERATURERANGE
IDT72V3653/72V3663/72V3673 3.3V CMOS SyncFIFOTM WITH
BUS-MATCHING 2,048 x 36, 4,096 x 36, and 8,192 x 36
IDT72V3653L10(4) IDT72V3653L15
IDT72V3663L10(4) IDT72V3663L15
IDT72V3673L10(4) IDT72V3673L15
Symbol
Parameter
Min.
Max.
Min.
Max.
Unit
fS
Clock Frequency, CLKA or CLKB
—
100
—
66.7
MHz
tCLK
Clock Cycle Time, CLKA or CLKB
10
—
15
—
ns
tCLKH
Pulse Duration, CLKA or CLKB HIGH
4.5
—
6
—
ns
tCLKL
Pulse Duration, CLKA and CLKB LOW
4.5
—
6
—
ns
tDS
Setup Time, A0-A35 before CLKA
↑ and B0-B35 before CLKB↑
3—
4
—
ns
tENS1
Setup Time,
CSAand W/RA before CLKA
↑; CSBand W/RB before CLKB↑
4
—
4.5
—
ns
tENS2
Setup Time, ENA, and MBA before CLKA
↑; ENB and MBB before CLKB↑
3
—
4.5
—
ns
tRSTS
Setup Time,
RS1or PRSLOW before CLKA
↑ or CLKB↑(1)
5—
5
—
ns
tFSS
Setup Time, FS0, FS1 and FS2 before
RS1 HIGH
7.5
—
7.5
—
ns
tBES
Setup Time, BE/
FWFT before RS1 HIGH
7.5
—
7.5
—
ns
tSDS
Setup Time, FS0/SD before CLKA
↑
3—
4
—
ns
tSENS
Setup Time, FS1/
SENbefore CLKA
↑
3—
4
—
ns
tFWS
Setup Time, FWFT before CLKA
↑
0—
0
—
ns
tDH
Hold Time, A0-A35 after CLKA
↑ and B0-B35 after CLKB↑
0.5
—
1
—
ns
tRTMS
Setup Time, RTM before
RT1; RTM before RT2
5—
5
—
ns
tENH
Hold Time,
CSA, W/RA, ENA, and MBA after CLKA
↑; CSB, W/RB, ENB, and MBB
0.5
—
1
—
ns
after CLKB
↑
tRSTH
Hold Time,
RS1 or PRS LOW after CLKA
↑ or CLKB↑(1)
4—
4
—
ns
tFSH
Hold Time, FS0, FS1 and FS2 after
RS1 HIGH
2
—
2
—
ns
tBEH
Hold Time, BE/
FWFT after RS1 HIGH
2
—
2
—
ns
tSDH
Hold Time, FS0/SD after CLKA
↑
0.5
—
1
—
ns
tSENH
Hold Time, FS1/
SENHIGH after CLKA
↑
0.5
—
1
—
ns
tSPH
Hold Time, FS1/
SEN HIGH after RS1 HIGH
2
—
2
—
ns
tRTMH
Hold Time, RTM after
RT1; RTM after RT2
5—
5
—
ns
tSKEW1(2)
Skew Time between CLKA
↑ and CLKB↑ for EF/OR and FF/IR
5
—
7.5
—
ns
tSKEW2(2,3)
Skew Time between CLKA
↑ and CLKB↑ for AE and AF
12
—
12
—
ns
TIMING REQUIREMENTS OVER RECOMMENDED RANGES OF SUPPLY
VOLTAGE AND OPERATING FREE-AIR TEMPERATURE
NOTES:
1. Requirement to count the clock edge as one of at least four needed to reset a FIFO.
2. Skew time is not a timing constraint for proper device operation and is only included to illustrate the timing relationship between CLKA cycle and CLKB cycle.
3. Design simulated, not tested.
4. For 10ns speed grade: Vcc = 3.3V
± 0.15V; TA = 0° to +70°.
(For 10ns speed grade only: Vcc = 3.3V ± 0.15V; TA = 0ο C to +70ο C; JEDEC JESD8-A compliant)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| VE-2W3-MX-F1 | CONVERTER MOD DC/DC 24V 75W |
| VE-2W2-MX-F4 | CONVERTER MOD DC/DC 15V 75W |
| VE-2W2-MX-F3 | CONVERTER MOD DC/DC 15V 75W |
| MS3100E32-17P | CONN RCPT 4POS WALL MNT W/PINS |
| MS27467P21A41P | CONN PLUG 41POS STRAIGHT W/PINS |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| IDT72V3674L10PF | 功能描述:IC FIFO 16384X36 10NS 128QFP RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:72V 標(biāo)準(zhǔn)包裝:15 系列:74F 功能:異步 存儲容量:256（64 x 4） 數(shù)據(jù)速率:- 訪問時(shí)間:- 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:通孔 封裝/外殼:24-DIP（0.300"，7.62mm） 供應(yīng)商設(shè)備封裝:24-PDIP 包裝:管件 其它名稱:74F433 |
| IDT72V3674L10PF8 | 功能描述:IC FIFO 16384X36 10NS 128QFP RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:72V 標(biāo)準(zhǔn)包裝:15 系列:74F 功能:異步 存儲容量:256（64 x 4） 數(shù)據(jù)速率:- 訪問時(shí)間:- 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:通孔 封裝/外殼:24-DIP（0.300"，7.62mm） 供應(yīng)商設(shè)備封裝:24-PDIP 包裝:管件 其它名稱:74F433 |
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