IDT72V3654/72V3664/72V3674 3.3V CMOS SyncBiFIFOTM WITH BU" />
參數(shù)資料
型號(hào)： IDT72V3664L10PF8
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 17/37頁(yè)
文件大?。?/td> 0K
描述： IC FIFO 8192X36 10NS 128QFP
標(biāo)準(zhǔn)包裝： 1,000
系列： 72V
功能： 異步
存儲(chǔ)容量： 288K（8K x 36）
數(shù)據(jù)速率： 100MHz
訪問(wèn)時(shí)間： 10ns
電源電壓： 3.15 V ~ 3.45 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 128-LQFP
供應(yīng)商設(shè)備封裝： 128-TQFP（14x20）
包裝： 帶卷 (TR)
其它名稱： 72V3664L10PF8
24
COMMERCIALTEMPERATURERANGE
IDT72V3654/72V3664/72V3674 3.3V CMOS SyncBiFIFOTM WITH BUS-MATCHING
2,048 x 36 x 2, 4,096 x 36 x 2 and 8,192 x 36 x 2
NOTES:
1. tSKEW1 is the minimum time between a rising CLKA edge and a rising CLKB edge for ORB to transition HIGH and to clock the next word to the FIFO1 output register in three CLKB cycles.
If the time between the rising CLKA edge and rising CLKB edge is less than tSKEW1, then the transition of ORB HIGH and load of the first word to the output register may occur one CLKB
cycle later than shown.
2. If Port B size is word or byte, ORB is set LOW by the last word or byte read from FIFO1, respectively.
Figure 15. ORB Flag Timing and First Data Word Fall Through when FIFO1 is Empty (FWFT Mode)
CSA
WRA
MBA
IRA
A0-A35
CLKB
ORB
CSB
W/RB
MBB
ENA
ENB
B0-B35
CLKA
4664 drw17
12
3
tCLKH
tCLKL
tCLK
tENS2
tENH
tDS
tDH
tSKEW1
tCLK
tCLKL
tREF
tENS2
tENH
tA
Old Data in FIFO1 Output Register
W1
FIFO1 Empty
LOW
HIGH
LOW
HIGH
LOW
tCLKH
W1
HIGH
(1)
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PDF描述
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