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參數(shù)資料
| 型號： | IDT72V3643L15PF8 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 15/28頁 |
| 文件大小： | 0K |
| 描述： | IC SYNCFIFO 1024X36 15NS 128TQFP |
| 標準包裝： | 1,000 |
| 系列： | 72V |
| 功能： | 異步，同步 |
| 存儲容量： | 36.8K（1K x 36） |
| 數(shù)據(jù)速率： | 67MHz |
| 訪問時間： | 15ns |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 128-LQFP |
| 供應(yīng)商設(shè)備封裝： | 128-TQFP（14x20） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 72V3643L15PF8 |
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22
IDT72V3623/72V3633/72V3643 CMOS 3.3V SyncBiFIFOTM WITH BUS-MATCHING
256 x 36, 512 x 36, 1,024 x 36
COMMERCIAL TEMPERATURERANGE
NOTES:
1. tSKEW1 is the minimum time between a rising CLKA edge and a rising CLKB edge for
EF to transition HIGH in the next CLKB cycle. If the time between the rising CLKA edge and
rising CLKB edge is less than tSKEW1, then the transition of
EF HIGH may occur one CLKB cycle later than shown.
2. If Port B size is word or byte,
EF is set LOW by the last word or byte read from the FIFO, respectively.
Figure 12.
EF
EF Flag Timing and First Data Read when FIFO is Empty (IDT Standard Mode)
CSA
W/RA
MBA
FF
A0-A35
CLKB
EF
CSB
W/RB
MBB
ENA
ENB
B0-B35
CLKA
12
4662 drw14
tCLKH
tCLKL
tCLK
tENH
tDS
tDH
tSKEW1
tCLK
tCLKL
tENH
tA
W1
FIFO Empty
LOW
HIGH
LOW
HIGH
LOW
tCLKH
W1
HIGH
(1)
tREF
tENS2
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PDF描述 |
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參數(shù)描述 |
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