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參數(shù)資料
| 型號： | IDT72V3641L20PF8 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 10/21頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC SYNCFIFO 1024X36 20NS 120TQFP |
| 標準包裝： | 750 |
| 系列： | 72V |
| 功能： | 異步，同步 |
| 存儲容量： | 36.8K（1K x 36） |
| 數(shù)據(jù)速率： | 520Mbs |
| 訪問時間： | 20ns |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 120-LQFP |
| 供應商設備封裝： | 120-TQFP（14x14） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 72V3641L20PF8 |
18
COMMERCIALTEMPERATURERANGE
IDT72V3631/72V3641/72V3651
3.3V CMOS SYNCFIFO 512 x 36, 1,024 x 36 and 2,048 x 36
NOTE:
1. tSKEW1 is the minimum time between a rising CLKB edge and a rising CLKA edge for IR to transition HIGH in the next CLKA cycle. If the time between the rising CLKB edge and rising
CLKA edge is less than tSKEW1, then IR may transition HIGH one CLKA cycle later than shown.
Figure 13. IR Timing from the End of Retransmit Mode when One or More Write Locations are Available
NOTES:
1. tSKEW2 is the minimum time between a rising CLKB edge and a rising CLKA edge for
AF to transition HIGH in the next CLKA cycle. If the time between the rising CLKB edge and rising
CLKA edge is less than tSKEW2, then
AF may transition HIGH one CLKA cycle later than shown.
2. Depth is 512 for the IDT72V3631, 1,024 for the IDT72V3641, and 2,048 for the IDT72V3651.
3. Y is the value loaded in the Almost-Full flag Offset register.
Figure 14.
AF
AF Timing from the End of Retransmit Mode when (Y+1) or More Write Locations are Available
Figure 15. Timing for Mail1 Register and
MBF1
MBF1 Flag
tSKEW1
CLKA
IR
CLKB
RTM
FIFO Filled to First Restransmit Word
1
2
One or More Write Locations Available
4658 drw 16
(1)
tPIR
tRMS
tRMH
CLKA
AF
CLKB
RTM
tSKEW2
(Depth
-Y) or More Words Past First Restransmit Word
1
2
(Y+1) or More Write Locations Available
4658 drw 17
(1)
tPAE
tRMS
tRMH
(2)
4658 drw 18
CLKA
ENA
A0 - A35
MBA
CSA
W/
RA
CLKB
MBF1
CSB
MBB
ENB
B0 - B35
W/RB
W1
tENS2
tENH2
tDS
tDH
tPMF
tEN
tMDV
tPMR
tENS1
tENH1
tDIS
W1 (Remains valid in Mail1 Register after read)
FIFO Output Register
tENS2
tENH2
tENS2
tENH2
tENS2
tENH2
相關PDF資料 |
PDF描述 |
|---|---|
| MS27472P14B18P | CONN RCPT 18POS WALL MT W/PINS |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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| IDT72V3642L10PF | 功能描述:IC FIFO SYNC 3.3V CMOS 120-TQFP RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:72V 標準包裝:90 系列:7200 功能:同步 存儲容量:288K（16K x 18） 數(shù)據(jù)速率:100MHz 訪問時間:10ns 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:64-LQFP 供應商設備封裝:64-TQFP（14x14） 包裝:托盤 其它名稱:72271LA10PF |
| IDT72V3642L10PF8 | 功能描述:IC FIFO 1MX72 10NS 120QFP RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:72V 標準包裝:90 系列:7200 功能:同步 存儲容量:288K（16K x 18） 數(shù)據(jù)速率:100MHz 訪問時間:10ns 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:64-LQFP 供應商設備封裝:64-TQFP（14x14） 包裝:托盤 其它名稱:72271LA10PF |
| IDT72V3642L10PFG | 制造商:Integrated Device Technology Inc 功能描述:IC FIFO SYNC 3.3V CMOS 120-TQFP |
| IDT72V3642L10PFG8 | 制造商:Integrated Device Technology Inc 功能描述:IC FIFO 1MX72 10NS 120QFP |
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