IDT72V3614 3.3V, CMOS SyncBiFIFOTM WITH BUS-MATCHING AND BYTE SWAPPING 64 x 36 x" />
參數(shù)資料
型號(hào): IDT72V3614L12PF
廠商: IDT, Integrated Device Technology Inc
文件頁(yè)數(shù): 16/32頁(yè)
文件大小: 0K
描述: IC FIFO 64X36X2 12NS 120QFP
標(biāo)準(zhǔn)包裝: 45
系列: 72V
功能: 異步,同步
存儲(chǔ)容量: 4.6K(64 x 36 x2)
數(shù)據(jù)速率: 83MHz
訪問時(shí)間: 12ns
電源電壓: 3 V ~ 3.6 V
工作溫度: 0°C ~ 70°C
安裝類型: 表面貼裝
封裝/外殼: 120-LQFP
供應(yīng)商設(shè)備封裝: 120-TQFP(14x14)
包裝: 托盤
其它名稱: 72V3614L12PF
IDT72V3614 3.3V, CMOS SyncBiFIFOTM WITH
BUS-MATCHING AND BYTE SWAPPING 64 x 36 x 2
COMMERCIALTEMPERATURERANGE
23
NOTE:
1. Read from FIFO2.
Figure 13. Port-A Read Cycle Timing for FIFO2
NOTES:
1. tSKEW1 is the minimum time between a rising CLKA edge and a rising CLKB edge for EFB to transition HIGH in the next CLKB cycle. If the time between the rising CLKA edge and
rising CLKB edge is less than tSKEW1, then the transition of EFB HIGH may occur one CLKB cycle later than shown.
2. Port-B size of long word is selected for FIFO1 read by SIZ1 = LOW, SIZ0 = LOW. If port-B size is word or byte, EFB is set LOW by the last word or byte read from FIFO1, respec-
tively.
Figure14. EFB
EFB
EFB Flag Timing and First Data Read when FIFO1 is Empty
4663 drw 13
CLKA
EFA
ENA
A0 - A35
MBA
CSA
W/
RA
tCLK
tCLKH
tCLKL
tENS
tA
tMDV
tEN
tA
tENS
tENH
tENS
tENH
Previous Data
Word 1
Word 2
(1)
tENH
tDIS
No Operation
PGA,
ODD/
EVEN
HIGH
tPGH
tPGS
tPGH
tPGS
CSA
W
RA
MBA
FFA
A0 - A35
CLKB
EFB
CSB
W/
RB
SIZ1,
SIZ0
ENA
ENB
B0 -B35
CLKA
12
4663 drw 14
tCLKH
tCLKL
tCLK
tENS
tENH
tDS
tDH
tSKEW1
tCLK
tCLKL
tENS
tENH
tA
W1
FIFO1 Empty
LOW
HIGH
LOW
tCLKH
W1
HIGH
(1)
tREF
相關(guān)PDF資料
PDF描述
IDT72V3642L10PF IC FIFO SYNC 3.3V CMOS 120-TQFP
IDT72V3643L10PF IC SYNCFIFO 1024X36 10NS 128TQFP
IDT72V3644L10PF IC FIFO 2048X36 10NS 128QFP
IDT72V3651L15PQF IC SYNCFIFO 2048X36 15NS 132PQFP
IDT72V3672L10PQF IC FIFO 16384X36 10NS 132QFP
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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