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參數資料
| 型號： | IDT72V3611L20PQF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數： | 6/19頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FIFO SYNC 64X36 20NS 132-PQFP |
| 標準包裝： | 36 |
| 系列： | 72V |
| 功能： | 同步 |
| 存儲容量： | 2.3K（64 x 36） |
| 數據速率： | 50MHz |
| 訪問時間： | 20ns |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 132-BQFP 緩沖式 |
| 供應商設備封裝： | 132-PQFP（24.13x24.13） |
| 包裝： | 托盤 |
| 其它名稱： | 72V3611L20PQF |
14
IDT72V3611 3.3V, CMOS SyncFIFOTM
64 x 36
COMMERCIALTEMPERATURERANGE
Figure 7. Timing for AE
AE
AE when the FIFO is Almost-Empty
NOTES:
1. tSKEW2 is the minimum time between a rising CLKA edge and a rising CLKB edge for AE to transition HIGH in the next CLKB cycle. If the time between the rising CLKA edge and
rising CLKB edge is less than tSKEW2, then AE may transition HIGH one CLKB cycle later than shown.
2. FIFO write (CSA = L, W/RA = H, MBA = L), FIFO read (CSB = L, W/RB = L, MBB = L).
NOTE:
1. tSKEW1 is the minimum time between a rising CLKB edge and a rising CLKA edge for FF to transition HIGH in the next CLKA cycle. If the time between the rising CLKB edge and rising
CLKA edge is less than tSKEW1, then the transition of FF HIGH may occur one CLKA cycle later than shown.
Figure 6. FF
FF
FF Flag Timing and First Available Write when the FIFO is Full
CSB
EFB
W/
RB
MBB
ENB
B0 -B35
CLKB
FF
CLKA
CSA
4657 drw 09
W
RA
12
A0 - A35
MBA
ENA
tCLK
tCLKH
tCLKL
tENS2
tENH2
tA
tSKEW1(1)
tCLK
tCLKH
tCLKL
tWFF
tENS3
tENS2
tDS
tENH2
tDH
To FIFO
Previous Word in FIFO Output Register
Next Word From FIFO
LOW
HIGH
LOW
HIGH
FIFO Full
tWFF
tENH3
AE
CLKA
ENB
4657 drw 10
ENA
CLKB
2
1
tENS2
tENH2
tSKEW2(1)
tPAE
tENS2
tENH2
X Word in FIFO
(X+1) Words in FIFO
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