IDT72V281/72V291 3.3V CMOS SUPERSYNC FIFOTM 65,536 x 9 " />
參數(shù)資料
型號(hào)： IDT72V291L20TF
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 11/26頁(yè)
文件大?。?/td> 0K
描述： IC FIFO SS 32768X36 20NS 64QFP
標(biāo)準(zhǔn)包裝： 80
系列： 72V
功能： 同步
存儲(chǔ)容量： 1.1M（32K x 36）
數(shù)據(jù)速率： 50MHz
訪問(wèn)時(shí)間： 20ns
電源電壓： 3 V ~ 3.6 V
工作溫度： 0°C ~ 70°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 64-LQFP
供應(yīng)商設(shè)備封裝： 64-TQFP（10x10）
包裝： 托盤(pán)
其它名稱(chēng)： 72V291L20TF
19
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72V281/72V291 3.3V CMOS SUPERSYNC FIFOTM
65,536 x 9 and 131,072 x 9
Figure
10.
Read
Timing
(First
Word
Fall
Through
Mode
)
NOTES:
1.
t
SKEW1
is
the
minimum
time
between
a
rising
RCLK
edge
and
a
rising
WCLK
edge
to
guarantee
that
IR
will
go
LOW
after
one
WCLK
cycle
plus
t
WFF
.If
the
time
between
the
rising
edge
of
RCLK
and
the
rising
edge
of
WCLK
is
less
than
tSKEW1
,then
the
IR
assertion
may
be
delayed
one
extra
WCLK
cycle.
2.
tSKEW2
is
the
minimum
time
between
a
rising
RCLK
edge
and
a
rising
WCLK
edge
to
guarantee
that
PAF
will
go
HIGH
after
one
WCLK
cycle
plus
t
PAF
.If
the
time
between
the
rising
edge
of
RCLK
and
the
rising
edge
of
WCLK
is
less
than
tSKEW2
,then
the
PAF
deassertion
may
be
delayed
one
extra
WCLK
cycle.
3.
LD
=
HIGH
4.
n=
PAE
Offset,
m
=
PAF
offset
and
D
=
maximum
FIFO
depth.
5.
D
=
65,537
for
the
IDT72V281
and
131,073
for
the
IDT72V291.
WCLK
12
WEN
D
0
-
D
8
RCLK
tENS
REN
Q
0
-Q
8
PAF
HF
PAE
IR
OR
W
1
W
1
W
2
W
3
W
m+2
W
[m+3]
tOHZ
tSKEW1
tENH
tDS
tDH
tOE
tA
tPAF
tWFF
tENS
OE
tSKEW2
W
D
4513
drw
13
tPAE
W
[D-n]
W
[D-n-1]
tA
tHF
tREF
W
[D-1]
W
D
tA
W
[D-n+1]
W
[m+4]
W
[D-n+2]
(1)
(2)
tENS
D-1
]
[
W
D-1
]
[
W
1
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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