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參數(shù)資料
| 型號： | IDT723656 |
| 廠商： | Integrated Device Technology, Inc. |
| 英文描述： | CMOS TRIPLE BUS SyncFIFOTM WITH BUS-MATCHING |
| 中文描述： | 三重總線SyncFIFOTM的CMOS與巴士線匹配 |
| 文件頁數(shù)： | 1/39頁 |
| 文件大?。?/td> | 389K |
| 代理商： | IDT723656 |
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2003 Integrated Device Technology, Inc. All rights reserved. Product specifications subject to change without notice.
DSC-5611/4
NOVEMBER 2003
CMOS TRIPLE BUS SyncFIFO
TM
WITH BUS-MATCHING
2,048 x 36 x 2
4,096 x 36 x 2
8,192 x 36 x 2
IDT723656
IDT723666
IDT723676
1
COMMERCIAL TEMPERATURE RANGE
IDT and the IDT logo are registered trademark of Integrated Device Technology, Inc. SyncFIFO is a trademark of Integrated Device Technology, Inc.
FUNCTIONAL BLOCK DIAGRAM
FEATURES
Memory storage capacity:
IDT723656
IDT723666
IDT723676
Clock frequencies up to 83 MHz (8ns access time)
Two independent FIFOs buffer data between one bidirectional
36-bit port and two unidirectional 18-bit ports (Port C receives
and Port B transmits)
18-bit (word) and 9-bit (byte) bus sizing of 18 bits (word) on
Ports B and C
Select IDT Standard timing (using
EFA
,
EFB
,
FFA
, and
FFC
flag
functions) or First Word Fall Through Timing (using ORA, ORB,
IRA, and IRC flag functions)
Programmable Almost-Empty and Almost-Full flags; each has
–
–
–
2,048 x 36 x 2
4,096 x 36 x 2
8,192 x 36 x 2
five default offsets (8, 16, 64, 256 and 1024)
Serial or parallel programming of partial flags
Big- or Little-Endian format for word and byte bus sizes
Loopback mode on Port A
Retransmit Capability
Master Reset clears data and configures FIFO, Partial Reset
clears data but retains configuration settings
Mailbox bypass registers for each FIFO
Free-running CLKA, CLKB and CLKC may be asynchronous or
coincident (simultaneous reading and writing of data on a single
clock edge is permitted)
Auto power down minimizes power dissipation
Available in a space-saving 128-pin Thin Quad Flatpack (TQFP)
Pin compatible to the lower density parts, IDT723626/3636/3646
Industrial temperature range (–40
°
C to +85
°
C) is available
Mail 1
Register
Programmable Flag
Offset Registers
I
R
2,048 x 36
4,096 x 36
8,192 x 36
Write
Pointer
Read
Pointer
Status Flag
Logic
I
R
O
R
RAM ARRAY
2,048 x 36
4,096 x 36
8,192 x 36
Write
Pointer
Read
Pointer
Status Flag
Logic
CLKA
CSA
W/
R
A
ENA
MBA
LOOP
Port-A
Control
Logic
FIFO1,
Mail1
Reset
Logic
MRS1
Mail 2
Register
MBF2
WENC
MBC
Port-C
Control
Logic
FIFO2,
Mail2
Reset
Logic
MRS2
MBF1
FIFO1
FIFO2
13
EFB
/ORB
AEB
18
18
FFC
/IRC
AFC
B
0
-B
17
FFA
/IRA
AFA
FS2
FS0/SD
FS1/
SEN
A
0
-A
35
EFA
/ORA
AEA
5611 drw01
36
36
O
M
O
R
PRS2
PRS1
Timing
Mode
FWFT
C
0
-C
17
CLKB
RENB
CSB
MBB
SIZEB
Port-B
Control
Logic
Common
Port
Control
Logic
(B and C)
BE
SIZEC
CLKC
36
36
36
36
I
M
FIFO1 and
FIFO2
Retransmit
Logic
RT1
RT2
RTM
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IDT723656L12PF | CMOS TRIPLE BUS SyncFIFOTM WITH BUS-MATCHING |
| IDT723656L15PF | CMOS TRIPLE BUS SyncFIFOTM WITH BUS-MATCHING |
| IDT723666 | CMOS TRIPLE BUS SyncFIFOTM WITH BUS-MATCHING |
| IDT723666L12PF | CMOS TRIPLE BUS SyncFIFOTM WITH BUS-MATCHING |
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參數(shù)描述 |
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