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參數(shù)資料
| 型號： | IDT723623L15PF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 14/28頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FIFO SYNC 1KX9 15NS 128QFP |
| 標(biāo)準(zhǔn)包裝： | 72 |
| 系列： | 7200 |
| 功能： | 同步 |
| 存儲容量： | 9K（1K x 9） |
| 數(shù)據(jù)速率： | 67MHz |
| 訪問時(shí)間： | 15ns |
| 電源電壓： | 4.5 V ~ 5.5 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 128-LQFP |
| 供應(yīng)商設(shè)備封裝： | 128-TQFP（14x20） |
| 包裝： | 托盤 |
| 其它名稱： | 723623L15PF |
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21
COMMERCIALTEMPERATURERANGE
IDT723623/723633/723643 BUS-MATCHING SyncFIFO
256 x 36, 512 x 36, 1,024 x 36
NOTES:
1. tSKEW1 is the minimum time between a rising CLKA edge and a rising CLKB edge for OR to transition HIGH and to clock the next word to the FIFO output register in three CLKB cycles.
If the time between the rising CLKA edge and rising CLKB edge is less than tSKEW1, then the transition of OR HIGH and load of the first word to the output register may occur one CLKB
cycle later than shown.
2. If Port B size is word or byte, OR is set LOW by the last word or byte read from the FIFO, respectively.
Figure 11. OR Flag Timing and First Data Word Fall Through when FIFO is Empty (FWFT Mode)
CSA
W/RA
MBA
IR
A0-A35
CLKB
OR
CSB
W/RB
MBB
ENA
ENB
B0-B35
CLKA
3269 drw12
12
3
tCLKH
tCLKL
tCLK
tENS2
tENH
tDS
tDH
tSKEW1
tCLK
tCLKL
tREF
tENS2
tENH
tA
Old Data in FIFO Output Register
W1
LOW
HIGH
LOW
HIGH
LOW
tCLKH
W1
HIGH
(1)
FIFO Empty
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PDF描述 |
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| IDT723624L12PFG8 | 制造商:Integrated Device Technology Inc 功能描述:IC FIFO SYNC 256X36X2 128QFP |
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